CN100468770C - 具有保护层和低损凹槽的氮化物基晶体管及其制造方法 - Google Patents

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Abstract

一种晶体管制造方法，包括在氮化物基半导体沟道层上形成氮化物基半导体势垒层以及在该氮化物基半导体势垒层的栅极区上形成保护层。在该势垒层上形成图形化欧姆接触金属区，并退火该图形化欧姆接触金属区以提供第一及第二欧姆接触。在保护层位于该栅极区上的情形下进行该退火。也在该势垒层的栅极区上形成栅极接触。还提供了在栅极区内具有保护层的晶体管，该晶体管具有势垒层且该晶体管的薄层电阻基本上和该势垒层的原生薄层电阻相同。

Description

具有保护层和低损凹槽的氮化物基晶体管及其制造方法
政府利益声明
本发明是在政府支持下进行的。政府对本发明具有特定权利。
技术领域
本发明涉及半导体器件，更为特别地涉及包含氮化物基有源层的晶体管。
背景技术
诸如硅(Si)和砷化镓(GaAs)的材料已经在用于低功率和(在Si的情况下)低频应用的半导体器件中得到广泛应用。然而，由于带隙相对较小(例如室温下Si为1.12eV，GaAs为1.42eV)与/或击穿电压相对较低，这些人们更为熟悉的半导体材料不是很适合用于大功率与/或高频应用。
考虑到Si和GaAs所面临的困难，大功率、高温、与/或高频应用和器件的兴趣已经转到诸如碳化硅(室温下α-SiC的带隙为2.996eV)和III族氮化物(例如室温下GaN的带隙为3.36eV)的宽带隙半导体材料.和砷化镓及硅相比，这些材料通常具有更高的电场击穿强度和更高的电子饱和速度。
大功率与/或高频应用中特别感兴趣的一种器件为高电子迁移率晶体管(HEMT)，也称为调制掺杂场效应晶体管(MODFET)。这些器件在许多环境下可具有操作优点，因为在具有不同带隙能量的两种半导体材料的异质结处形成二维电子气(2DEG)，且其中带隙能量小的材料具有更高的......
......掺杂的”)，带隙较小材料并且可包含非常高的面电子浓度，例如超过1013载流子/cm2。另外，源于带隙更宽的半导体的电子转移到该2DEG，使得能够由于离化杂质散射减小而实现高的电子迁移率。
高载流子浓度和高载流子迁移率的这种组合使HEMT具有非常大的跨导，且其性能在高频应用中与金属半导体场效应晶体管(MESFET)相比具有强大的优势。
由于包含前述高击穿电场、宽带隙、大的导带偏移、与/或高的饱和电子漂移速度的材料特性的组合，氮化镓/铝镓氮化物(GaN/AlGaN)材料体系中制造的高电子迁移率晶体管具有产生大RF功率量的潜力。2DEG中大部分电子是由于AlGaN的极化所致。GaN/AlGaN体系中的HEMT已经得到证明。美国专利5192987和5296395描述了GaN/AlGaN HEMT的结构及其制造方法。被共同转让并在此被引用作为参考的Sheppard等的美国专利6316793描述了一种HEMT器件，该器件包含半绝缘碳化硅衬底、位于该衬底上的氮化铝缓冲层、位于该缓冲层上的绝缘氮化镓层、位于该氮化镓层上的铝镓氮化物势垒层(barrier layer)、以及位于该铝镓氮化物有源结构上的钝化层。
氮化物基晶体管的一个制造步骤为形成该晶体管的欧姆接触。形成欧姆接触通常需要高的退火温度(例如900℃).这种高的退火温度可能损伤材料与/或器件。
例如，在形成欧姆接触时使用高的退火温度的传统器件中，和原生的AlGaN与/或GaN层的薄层电阻相比，AlGaN与/或GaN层栅极区(定义为两个接触之间的有源器件区)的薄层电阻通常增大.薄层电阻的这种增大被认为会对器件产生不利影响。
本发明的实施例提供了晶体管制造方法，包括在氮化物基半导体沟道层上形成氮化物基半导体势垒层以及在该氮化物基半导体势垒层的栅极区上形成保护层。在该势垒层上形成图形化的欧姆接触金属区，并对其进行退火以提供第一及第二欧姆接触.在保护层位于该栅极区上的情形下进行该退火。还在该势垒层的栅极区(例如第一和第二欧姆接触之间的有源器件区)上形成栅极接触.
在本发明另外的实施中，在退火该图形化欧姆接触金属之后除去该保护层。该保护层可以是氮化铝层.可以使用低损伤蚀刻技术除去该保护层。例如，该低损伤蚀刻技术包含使用强碱(例如KOH)的湿法去除。除去该保护层之后，可以在势垒层的暴露部分上形成钝化层。在这些实施例中，形成栅极接触包含:使用低损伤蚀刻技术在该钝化层内蚀刻凹槽从而暴露该势垒层的栅极区的一部分；以及在该钝化层的凹槽内形成栅极接触。
在本发明的附加实施例中，该钝化层形成于该势垒层和该保护层的暴露部分上。在这些实施例中，可以通过形成延伸穿过该钝化层和该保护层从而接触该势垒层的栅极接触，提供栅极接触.
在本发明又一些实施例中，形成保护层包括在该势垒层上形成图形化的保护层。该图形化的保护层覆盖与栅极区相对应的势垒层的第一部分，并暴露与第一及第二欧姆接触相对应的势垒层的相邻第二部分.通过在该势垒层的第二部分上形成图形化的欧姆接触金属区，提供图形化的欧姆接触金属区。所述图形化的欧姆接触金属区与该图形化的保护层相邻并分隔开。
在本发明另外的实施例中，形成图形化的保护层包括:毯状沉积保护层材料在阻挡......
......材料，该掩模具有与第一及第二欧姆接触的位置相对应的窗口；利用低损伤蚀刻技术通过该窗口蚀刻该毯状沉积的保护层；以及除去该掩模。与第一及第二欧姆接触的位置相对应的窗口可以大于第一及第二欧姆接触的面积。该低损伤蚀刻技术可以是下述技术中的一种或多种:RIE、ECR、下游等离子体、与/或使用CF4/O2、NF3/O2或其它氟化物类型的ICP。
形成该栅极接触包括:在该图形化保护层内形成暴露该势垒层第一部分的一部分的凹槽；以及在该凹槽内沉积栅极接触。形成凹槽包括:在该图形化保护层上形成掩模，该掩模具有和该凹槽的位置相对应的窗口；使用低损伤蚀刻技术通过该窗口蚀刻该图形化保护层；以及除去该掩模。用于蚀刻该图形化保护层的低损伤蚀刻技术可包括:RIE、ECR、下游等离子体、与/或使用CF4/O2、NF3/O2或其它氟化物类型的ICP。
在本发明特定实施例中，该保护层包含SiN、AlN、与/或SiO2.该SiN、AlN、与/或SiO2可以是非化学配比的，并可具有压应变或张应变.可采用物理气相沉积(PVD)与/或化学气相沉积(CVD)沉积该保护层。
在本发明另外附加实施例中，在该图形化保护层上形成钝化层，该钝化层基本上填充该图形化保护层与该第一及第二欧姆接触之间的间隙。该图形化保护层和该钝化层可以是相同或不同的材料。例如，该图形化保护层可以是氮化铝，该钝化层可以是氟化硅。或者，该图形化保护层和该钝化层为氮化硅。
在本发明另外其它实施例中，除去该图形化保护层从而暴露该势垒层的第一部分。在除去该图形化保护层之后，可以在该势垒层的暴露部分上形成钝化层。在这些实施例中，该图形化保护层可以是氮化铝，该钝化层可以是氮化硅。
在形成钝化层之后进行......。形成栅极接触包含:在该钝化层内形成暴露该势垒层第一部分的一部分的凹槽；以及在该凹槽内形成栅极接触。形成凹槽可包括在该钝化层上形成掩模。该掩模具有和该凹槽的位置相对应的窗口。使用低损伤蚀刻技术通过该窗口蚀刻该钝化层，随后除去该掩模。
在本发明特定实施例中，氮化物基沟道层和氮化物基半导体势垒层为III族氮化物层。例如，该沟道层的成分为AlxGa1-xN，其中0≤x<1，其中该沟道层的带隙小于该势垒层的带隙.该沟道层还可以是铝镓氮化物(AlGaN)、氮化镓(GaN)、铟镓氮化物(InGaN)、与/或铝铟镓氮化物(AlInGaN)，该势垒层可以是氮化铝(AlN)、铝铟氮化物(AlInN)、AlGaN、GaN、InGaN、与/或AlInGaN.该势垒层与/或沟道层可以为多层。还可在衬底上形成缓冲层，在该缓冲层上形成沟道层以提供氮化物基沟道层。该沟道层和该势垒层配置成提供高电子迁移率晶体管(HEMT)。该氮化物基沟道层可以提供于SiC衬底上。
在本发明另外的实施例中，在形成栅极接触之前形成钝化层.栅极接触的形成包括:在该钝化层和该图形化保护层内形成暴露该势垒层第一部分的一部分的凹槽；以及在该凹槽内形成栅极接触.
在本发明特定实施例中，保护层的厚度形成为至少是大约欧姆接触材料的厚度。该保护层的厚度还可以为至少约两个单原子层(monolayer)的厚度。特别地，该保护层厚度为约1nm至约500nm.
在本发明另外其它实施例中，高电子迁移率晶体管包含衬底上的氮化物基沟道层以及该氮化物基沟道层上的氮化物基半导体势垒层。......的沟道......
......与氮化物基HEMT沟道的原生薄层电阻基本相同.......在势垒层上提供欧姆接触和栅极接触。
该高电子迁移率晶体管进一步包含置于势垒层上的保护层，该势垒层与欧姆接触相邻且分隔开，且栅极接触延伸穿过该势垒层。还可在该保护层上提供钝化层，且该钝化层基本上填充欧姆接触与该保护层之间的间隙。该钝化层还可位于该保护层上，且该栅极接触可延伸穿过该保护层和该钝化层。也可直接在该保护层上提供栅极接触。位于该势垒层上的钝化层可以基本上填充欧姆接触与栅极接触之间的间隙。
在本发明特定实施例中，氮化物基沟道层和氮化物基半导体势垒层分别包含III族氮化物层。该沟道层的带隙可小于该势垒层。该沟道层可包含厚度大于约
Figure C200480040531D0010085137QIETU
的未掺杂层。该沟道层还可包含III族氮化物层的超晶格与/或组合。该沟道层可包含铝镓氮化物(AlGaN)、氮化镓(GaN)、铟镓氮化物(InGaN)、与/或铝铟镓氮化物(AlInGaN)。该势垒层可包含氮化铝(AlN)、铝铟氮化物(AlInN)、AlGaN、GaN、InGaN、与/或AlInGaN。例如，该势垒层可包含AlxGa1-xN，其中0<x<1.该势垒层可包含多个层。还可以在衬底上提供缓冲层，其中该氮化物基沟道层置于该缓冲层上。
在本发明另外的实施例中，保护层的厚度至少约为欧姆接触的厚度。该欧姆接触还具有小于约1Ω-mm的接触电阻.
在本发明另外的实施例中，高电子迁移率晶体管包含:衬底上的氮化物基沟道层、该氮化物基沟道层上的氮化物基半导体势垒层、该势垒层上的保护层、该势垒层上的欧姆接触(与保护层相邻并分隔开从而在所述欧姆接触与保护层之间提供间隙)、以及位于该势垒层上的栅极接触并延伸穿过......
......基本上填充该欧姆接触与该保护层之间的间隙。
在本发明的又一些实施例中，晶体管的制造包括:在氮化物基半导体沟道层上形成氮化物基半导体势垒层；以及在该氮化物基半导体势垒层的栅极区上形成保护层。在该势垒层上形成图形化的欧姆接触金属区。退火该图形化的欧姆接触金属以提供第一和第二欧姆接触，例如源极接触和漏极接触。使用低损伤蚀刻技术在该势垒层的栅极区内的保护层内蚀刻凹槽，从而暴露该势垒层的栅极区的一部分.在该钝化层中的凹槽内形成栅极接触。
在本发明的特定实施例中，该保护层包含钝化层.该保护层可以是例如氮化铝层、氮化硅层、与/或二氧化硅单层或多层.该低损伤蚀刻技术可以是使用强碱的湿法蚀刻。在本发明某些实施例中，在形成保护层之前，退火图形化的欧姆接触金属以提供第一及第二欧姆接触。在本发明其它实施例中，在形成保护层之后，退火图形化的欧姆接触金属以提供第一及第二欧姆接触。
附图说明
图1A至1F为示出根据本发明实施例的晶体管制造的示意图。
图2A至2B为示出根据本发明另一些实施例的晶体管制造的操作的示意图。
图3为根据本发明实施例的备选制造步骤的示意图。
图4为根据本发明另一些实施例的晶体管的示意图。
图5为根据本发明另一些实施例的晶体管的示意图.
具体实施方式
在下文中参考附图更加全面地描述本发明，其中在附图中示出了本发明的实施例。然而，可以以许多不同形式实施本发明，不应将本发明本发明理解为受限于本说明书中所阐述的实施例；相反，提供这些实施例使得本公开变得彻底和完整，并向本领域技术人员全面地传达本发明的范围。在整个说明书中，相同的数字表示相同的元件。另外，示意性地示出各图中所示的各层和区域.因此，本发明不限于附图中所示的相对尺寸、间距、和排列。本领域技术人员还将会理解，本说明书中提到的形成于衬底或其它层“之上”的层是指，该层直接形成于该衬底或其它层上，或者该层形成于该衬底或其它层上的一个或多个插入层之上。本领域技术人员将会理解，置成与另一个特征相邻的结构或特征可以具有与该相邻特征交叠或位于该相邻特征之下的部分。
本发明的实施例利用保护层与/或低损伤凹槽制造技术减小诸如晶体管的半导体器件中的栅极泄漏与/或提供高质量的肖特基接触.使用保护层可以减小在器件欧姆接触退火过程中可能出现的晶体管栅极区内半导体的损伤。因此可以提供高质量的栅极和欧姆接触，同时减小由形成欧姆接触导致的栅极区的退化。
本发明的实施例尤其适用于诸如III族氮化物基器件的氮化物基HEMT。这里使用的术语“III族氮化物”指氮与元素周期表中III族元素(通常为铝(Al)、镓(Ga)、与/或铟(In))之间形成的半导体化合物。该术语还表示诸如AlGaN和AlInGaN的三元和四元化合物.本领域技术人员将容易理解，III族元素可与氮组合形成二元(例如GaN)、三元(例如AlGaN、AlInN)、以及四元(例如AlInGaN)化合物。这些化合物都具有这样的经验化学式，其中一个氮分子与总共......相结合......，
......0≤x≤1通常用于描述它们。
例如，在共同转让的标题为“ALUMINUM GALLIUM NITRIDE/GALLIUMNITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACTON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATINGSAME”的美国专利6316793以及2001年7月12日提交并于2002年6月6日公开的美国专利申请No.2002/0066908A1；标题为“GROUP IIINITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR(HEMT)WITHBARRIER/SPACER LAYER”于2001年5月11日提交的美国临时申请序列号60/290195；标题为“GROUP-III NITRIDE BASED HIGH ELECTRONMOBILITY TRANSISTOR(HEMT)WITH BARRIER/SPACER LAYER”，Smorchkova等2002年11月14日公开的美国专利申请No.2002/0167023A1；以及标题为“NITRIDE-BASED TRANSISTORS ANDMETHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACTRECESSES”的美国专利申请序列号NO.10/617843中描述了可以使用本发明实施例的GaN基HEMT的适合结构，这些专利公开在此被完整引用作为参考。
图1A至1E示意性阐述了本发明的实施例的制造.从图1A可以看出，提供衬底10，可以在该衬底上形成氮化物基器件。在本发明特定实施例中，衬底10可以为半绝缘碳化硅(SiC)衬底，该碳化硅例如可以为4H多型碳化硅。其它碳化硅候选多型包括3C、6H、和15R多型。术语“半绝缘”为描述性的，而非绝对意义上的。在本发明具体实施例中，碳化硅体晶体室温下的电阻率等于或高于约1×105Ω-cm。
可在衬底10上提供可选的缓冲层、成核层、与/或过渡层(未示出)。例如，可以提供AlN缓冲层以在碳化硅衬底和器件其余部分之间提供恰当的晶体结构过渡。另外，也可以提供(多个)应变平衡过渡层，例如如共同转让的并......公开的美国专利公开2003/0102482A1............TRANSISTORS AND METHODS OF FABRI CATING STRAIN BALANCEDNITRIDE HETEROJUNCTION TRANSISTORS，和标题为“STRAIN BALANCEDNITRIDE HETEROJUNCTION TRANSISTOR”的于2001年12月3日提交的美国临时专利申请序列号No.60/337687中所描述的，这些专利公开在此引用作为参考，如同在此阐述了其全文一样。
和III族氮化物器件极为常用的衬底材料蓝宝石(Al2O3)相比，碳化硅与III族氮化物的晶格更匹配。这种更小的晶格失配导致III族氮化物薄膜的质量高于通常蓝宝石上得到的III族氮化物薄膜的质量。碳化硅还具有非常高的导热率，因此碳化硅上的III族氮化物器件的总输出功率不会像在蓝宝石上形成的相同器件那样受到衬底热散逸限制。另外，利用半绝缘碳化硅衬底使得可以实现器件隔离和寄生电容减小。例如由北卡罗来纳州Durham的Cree Inc.，即本发明的受让人制造合适的SiC衬底，制造方法在例如美国专利No.Re.34,861、4,946,547、5,200,022、以及6,218,680中得到描述，这些专利的内容在此被完整引用作为参考。类似地，例如在美国专利No.5,210,051、5,393,993、5,523,589、以及5,292,501中已经描述了III族氮化物的外延生长技术，这些专利的内容在此被完整引用作为参考。
尽管碳化硅可以用作衬底材料，本发明的实施例可以使用任何合适的衬底，例如蓝宝石、氮化铝、铝镓氮化物、氮化镓、硅、GaAs、LGO、ZnO、LAO、InP等。在一些实施例中，还可以形成适当的缓冲层。
返回图1A，在衬底10上提供沟道层20。可使用缓冲层、过渡层、与/或成核层，将沟道层20沉积在衬底10上。沟道层20可受到压应变。另外，可以使用MOCVD或者本技术领域技术人员已知的其它方法(例如MBE或HVPE)沉积该沟道层与/或缓冲成核与/或过渡层.
......III-氮化物，例如AlxGa1-xN，其中0≤x<1，假设在该沟道层和势垒层之间的界面处，沟道层20导带边缘的能量低于势垒层22导带边缘的能量。在在本发明的某些实施例中，x＝0，表示沟道层20为GaN。沟道层20还可以为其它III族氮化物，例如InGaN、AlInGaN等.沟道层20可以是未掺杂的(“非故意掺杂”)，生长到厚度大于约
Figure C200480040531D0010085137QIETU
.沟道层20还可以为多层结构，例如GaN、AlGaN等的超晶格或组合。
在沟道层20上提供势垒层22。沟道层20带隙可小于势垒层22的带隙，且沟道层20的电子亲合势也可大于势垒层22。势垒层22可沉积在沟道层20上。在本发明特定实施例中，势垒层22为AlN、AlInN、AlGaN或AlInGaN，其厚度为约0.1nm至约10nm。在标题为“GROUP-III NITRIDEBASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITHBARRIER/SPACER LAYER”Smorchkova等的美国专利公开No.2002/0167023A1中描述了根据本发明特定实施例的各层的示例，该专利公开内容在此引用作为参考，如同在此阐述了其全文一样。在本发明特定实施例中，势垒层22足够厚且Al组分和掺杂足够高，使得当势垒层22被掩埋在欧姆接触金属下时通过极化效应在沟道层20和势垒层22之间的界面感生相当高的载流子浓度。同样，势垒层22应该足够厚以减小或最小化由于沉积在势垒层22和第二盖层24之间的界面处离化杂质引起的电子在沟道中的散射(图1B)。
势垒层22可以为III族氮化物，并且带隙大于沟道层20的带隙且电子亲合势小于沟道层20。因此，在本发明的某些实施例中，势垒层22为AlGaN、AlInGaN与/或AlN或者这些层的组合。势垒层22厚度为例如约0.1nm至约10nm，但是并不厚到使得......
......本发明，势垒层22未掺杂或者用n型掺杂剂掺杂到小于约1019cm-3的浓度。在本发明一些实施例中，势垒层22为AlxGa1-xN，其中0<x<1。在特定实施例中，铝浓度约为25％.然而，在本发明的其它实施例中，势垒层22包含铝浓度为约5％至约100％的AlGaN。在本发明特定实施例中，铝组分大于约10％。
图1B示出了在势垒层22上形成保护层24.保护层24为氮化硅(SixNy)、氮化铝(AlN)、与/或其它合适的保护材料，例如二氧化硅(SiO2)与/或氧氮化物(oxynitride)。保护层24还可以使用其它材料，只要能够除去该材料而不损伤下面的势垒层22即可.例如，保护层24也可包含氧化镁、氧化钪、氧化铝与/或氧氮化铝.另外，保护层24可以是组分均匀与/或不均匀的单层或多层.
在本发明特定实施例中，保护层24为SiN.可通过PVD与/或CVD形成SiN，该SiN可以为非化学配比的并处于压应变或张应变.例如，该保护层的应力可以为约-100MPa至约100MPa.在本发明某些实施例中，SiN保护层在633nm波长的折射率为约1.6至约2.2.在特定实施例中，SiN保护层的折射率为1.98±0.05。
在某些实施例中，保护层24可以为AlN。可通过PVD与/或CVD形成该AlN，该AlN可以为非化学配比的并处于压应变或张应变.例如，该保护层的应力可以为约-100MPa至约100MPa。在本发明某些实施例中，AlN保护层在633nm波长的折射率为约1.8至约2.1.在特定实施例中，AlN保护层的折射率为1.85±0.05。
保护层24还可以为SiO2。可通过PVD与/或CVD形成该SiO2，该SiO2可以为非化学配比的并处于压应变或张应变。例如，该保护层的应力可以为约-100MPa至约......
......在633nm波长的折射率为约1.36至约1.56。在特定实施例中，SiO2保护层的折射率为1.46±0.03。
保护层24毯状形成于势垒层22上，可通过沉积形成该保护层24。例如，可通过高质量溅射与/或PECVD形成氮化硅层。通常，保护层24的厚度约为30nm，然而，也可以使用其它厚度的层。例如，保护层应该足够厚，从而在随后欧姆接触退火过程中保护下面的层。厚度仅为两个或三个单原子层的层就足以达到该目的。然而，通常保护层24的厚度为约10nm至约500nm。同样，可与III族氮化物层的MOCVD生长原位地生长高质量的SiN保护层。
如图1C所示，在保护层24内开窗口，用于形成欧姆接触30.可使用图形化掩模以及对势垒层22具有低损伤的蚀刻形成这些窗口，以暴露下面的势垒层22。除了反应离子蚀刻之外，低损伤蚀刻技术的示例还包含例如感应耦合等离子体或电子回旋共振(ECR)或等离子体没有DC成分的下游等离子体蚀刻。对于SiO2，低损伤蚀刻可以为使用缓冲氢氟酸的湿法蚀刻。还可以选择性地将SiN与/或SiO2蚀刻到诸如ITO、SCO、MgO等的蚀刻停止层，随后也可以低损伤地除去该蚀刻停止层.对于SiN，可以使用SiO2作为蚀刻停止层。在这些实施例中，保护层24可包含SiN、AlN、与/或SiO2层以及蚀刻阻止层。因此在本发明某些实施例中，保护层24可包含多个层。
如图1C进一步所示，随后执行光刻步骤和蒸发，图形化欧姆金属以提供欧姆接触30。欧姆接触30被图形化成小于保护层24内的窗口，使得欧姆接触30的边缘与保护层24分隔开。例如，欧姆接触30的边缘可以与保护层24分隔约0.1至约0.2μm的距离.欧姆接触30的边缘与保护层24的间距应为......
......欧姆接触金属的......。如果该欧姆接触金属接触保护层24，则金属可能在随后加热步骤中扩散到保护层24内，这导致栅极接触和(多个)欧姆接触30之间短路。然而，欧姆接触30和保护层24之间的间隙不应太大而达不到保护层24的保护目的并由此大幅降低器件性能，但该间隙不应太小而出现欧姆材料与保护层随机接触的危险。因此，例如在本发明某些实施例中，该间隙为约0.1μm至约0.5μm。
退火该欧姆接触材料以提供欧姆接触30。该退火可以为高温退火。例如，在高于约900℃的温度下进行该退火。通过使用欧姆接触退火，该欧姆接触的电阻可从高电阻减小到小于约1Ω-mm。因此，这里使用的术语“欧姆接触”是指接触电阻小于约1Ω-mm的非整流接触.在高温加工步骤期间存在保护层可防止由于该步骤所致的对势垒层22的损伤。因此，例如，高温欧姆接触退火之后栅极区21的薄层电阻基本上和原生(即在接触退火之前)的栅极区21的薄层电阻相同。
图1D示出了栅极窗口的形成。从图1D可以看出，掩模26形成于欧姆接触以及保护层24上，图形化该掩模以形成暴露该保护层24的一部分的窗口。随后穿过保护层24形成凹槽以暴露势垒层22的一部分。使用掩模26以及前述低损伤蚀刻工艺形成该凹槽。在欧姆接触30提供源极接触和漏极接触的特定实施例中，该凹槽可以在源极接触和漏极接触之间偏移，使得该凹槽以及随后的栅极接触32与源极接触比与漏极接触更靠近。
从图1E可以看出，栅极接触32形成于该凹槽内并接触势垒层22的暴露部分。该栅极接触可以为图1E所示的“T”栅，并且可使用传统制造技术制造。合适的栅极材料可取决于阻挡......的成分......
可以使用与氮化物基半导体材料的肖特基接触，例如Ni、Pt、NiSix、Cu、Pd、Cr、W与/或WSiN。尽管是不理想地，但也可以由于例如该低损伤蚀刻的各向异性而在保护层24和栅极接触32之间形成小的间隙，从而形成保护层24和栅极接触32之间的势垒层22的暴露表面.
图1F示出了钝化层34的形成.该钝化层可毯状沉积在图1E的结构上。在特定实施例中，沉积该钝化层34从而基本上填充保护层24和欧姆接触30之间的间隙，同时也填充保护层24和栅极接触32之间的间隙(如果存在该间隙)。在本发明某些实施例中，钝化层34可以是氮化硅、氮化铝、二氧化硅与/或氧氮化物。另外，钝化层34可以是组分均匀与/或不均匀的单层或多层。
尽管已经参考了形成开口栅极接触窗口以及形成与保护层24之间存在间隙的栅极接触的两个掩模工艺描述了本发明的实施例，图2A和2B示出了使用单个掩模形成欧姆接触窗口和欧姆接触的操作。从图2A可以看出，可在保护层24上形成具有负斜角的诸如光致抗蚀剂的掩模200。掩模200的负斜角对应于随后形成的欧姆接触30和图形化的保护层24之间的间隙。使用前述的低损伤蚀刻工艺各向同性地蚀刻保护层24以提供接触窗口。因此，将由掩模200的底部尺寸定义接触窗口。如果蚀刻是各向同性的且该低损伤蚀刻显著过蚀刻以提供横向底切从而形成期望间距，则也可以使用没有负斜角的掩模层.
从图2B可以看出，欧姆接触金属300被蒸发到所得到的结构上。掩模200的突出部分定义了金属沉积在暴露的势垒层22上的位置。因此，接触金属300与图形化的保护层24分隔开。除去掩模200以及掩模200上的金属300，从而得到图1C的结构.
......本领域技术人员公知的.另外，尽管掩模200被示成具有斜角，但在本发明其它实施例中，该掩模可具有台阶或为该掩模提供两个不同外观窗口尺寸的其它这种配置，用于保护层24的蚀刻以及接触材料的沉积。因此，例如可以获得具有不同曝光灵敏度的多层光致抗蚀剂，使得单次曝光可提供具有突出部分或台阶的掩模，使得靠近保护层24的光致抗蚀剂层所提供的窗口大于由远离保护层24的光致抗蚀剂层所提供的窗口。
图3示出了根据本发明另一些实施例的晶体管制造。从图3可以看出，可以省略欧姆金属沉积之前形成保护层24，且欧姆金属可以沉积在势垒层22上并被图形化，从而在势垒层22上提供欧姆接触材料区30。随后在势垒层22的栅极区上以及该欧姆接触材料上形成保护层40。在本发明特定实施例中，保护层40可以是通过溅射而毯状沉积的氮化铝。保护层40也可以是参考保护层24在上面描述的材料。
当保护层40在适当位置时执行欧姆接触材料区30的退火。随后例如可以使用诸如前述的低损伤蚀刻技术除去保护层40.随后，在形成钝化层34之前或之后形成栅极接触32.例如，可以通过溅射沉积氮化硅层。随后，例如使用前述的低损伤蚀刻工艺在该钝化层内蚀刻形成栅极凹槽，并在该凹槽内形成栅极.这种过程可以使氮化硅钝化层维持其完整厚度直至“T”栅边缘。因此，可以提供具有诸如图4所示的结构的晶体管。
或者，可以使用图1A至1F所示的制造步骤提供图4所示的结构，然而可在形成栅极接触32之前或之后除去该保护层24。这种情况下，应使用诸如前述的低损伤蚀刻技术除去保护层24.
......保护层24形成为至少约和欧姆接触30一样厚。从图5可以看出，在这种实施例中，栅极接触34的侧翼可以直接形成在保护层24上.例如，保护层24可形成厚度为约500至约。可执行穿过保护层24的低损伤蚀刻，并且“T”栅32直接形成在保护层24上并穿过该保护层.随后还可提供例如叠层钝化34以改善器件的环境保护.
尽管这里已经参考具体HEMT结构描述了本发明的实施例，不应理解为本发明局限于这些结构.例如，HEMT器件中可包含另外的层而仍然获益于本发明的教导。这种另外的层可包括GaN盖层，例如Yu等在“Schottky barrier engineering in III-V nitrides via thepiezoelectric effect”Applied Physics Letters，Vol.73，No.13，1998中或者2001年7月12日提交2002年6月6日公开的美国专利公开No.2002/0066908A1“ALUMINUM GALLIUMNITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORSHAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENTAND METHODS OF FABRICATING SAME”中所公开的，这些公开在此引用作为参考，如同在此阐述了其全文一样。在一些实施例中，可沉积诸如SiNx的绝缘层或者相对高质量的AlN，用于形成MISHEMT与/或钝化表面。所述另外的层也可包含组分渐变的一个或多个过渡层。
另外，势垒层22还可设有多个层，如Smorchkova等标题为“GROUPIII NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR(HEMT)WITHBARRIER/SPACER LAYER”的美国专利公开No.2002/0167023A1中所描述的，该公开在此引用作为参考，如同在此阐述了其全文一样。因此，不应将本发明的实施例理解为将势垒层局限于单层，而是可以包含例如具有GaN、AlGaN与/或AlN层的组合的势垒层。例如，可利用GaN，AlN结构以减小或防止合金散射。因此，......的实施例......
......层可包含AlGaN基势垒层、AlN基势垒层及其组合.
在附图和说明书中，已经公开了本发明的典型实施例；尽管使用了特定的术语，但使用这些术语是出于普通的描述意义，而非出于限制的目的。

Claims (40)

1.一种制造晶体管的方法，包括:
在氮化物基半导体沟道层上形成氮化物基半导体势垒层；
在该氮化物基半导体势垒层的栅极区上形成保护层；
在该势垒层上形成图形化的欧姆接触金属区；
除去该保护层；
退火该图形化的欧姆接触金属以提供第一和第二欧姆接触，其中在保护层位于栅极区上的情形下进行该退火；以及
直接在该势垒层的栅极区上形成栅极接触。
2.权利要求1的方法，其中该保护层包含氮化铝层、氮化硅层与/或二氧化硅层。
3.权利要求1的方法，其中除去该保护层包括使用低损伤蚀刻技术除去该保护层。
4.权利要求3的方法，其中该低损伤蚀刻技术包括使用强碱的湿法蚀刻。
5.权利要求1的方法，其中在除去该保护层之后，在该势垒层的暴露部分上形成钝化层。
6.权利要求5的方法，其中形成栅极接触包括:
使用低损伤蚀刻技术在该钝化层内蚀刻凹槽，从而暴露该势垒层的栅极区的一部分；以及
在该钝化层的凹槽内形成栅极接触。
7.权利要求5的方法，其中形成栅极接触包括形成延伸穿过该钝化层与该势垒层接触的栅极接触。
8.权利要求1的方法，其中形成保护层包括在该势垒层上形成图形化的保护层，该图形化的保护层覆盖与栅极区相对应的势垒层的第一部分并暴露与第一及第二欧姆接触相对应的势垒层的相邻第二部分；并且
其中形成图形化的欧姆接触金属区包括在势垒层的第二部分上形成图形化的欧姆接触金属区，该图形化的欧姆接触金属区与该图形化的保护层相邻并分隔开。
9.权利要求8的方法，其中形成图形化的保护层包括:
在该势垒层上毯状沉积保护层材料；
在该毯状沉积的保护层材料上形成掩模，该掩模具有与第一及第二欧姆接触的位置相对应的窗口；
利用低损伤蚀刻技术通过所述窗口蚀刻该毯状沉积的保护层；以及
除去该掩模。
10.权利要求9的方法，其中与第一及第二欧姆接触的位置相对应的窗口大于第一及第二欧姆接触的面积。
11.权利要求9的方法，其中在除去该掩模之前，在势垒层的第二部分上形成图形化的欧姆接触金属区，该图形化的欧姆接触金属区与该图形化的保护层相邻且分隔开。
12.权利要求5的方法，其中该钝化层包含氮化硅。
13.权利要求1的方法，进一步包括:
形成III族氮化物层以提供该氮化物基沟道层；以及
其中形成氮化物基半导体势垒层包括形成III族氮化物层。
14.权利要求13的方法，其中该沟道层的成分为AlxGa1-xN，其中0≤x<1，且其中该沟道层的带隙小于该势垒层的带隙。
15.权利要求14的方法:
其中该沟道层包含AlGaN、GaN、InGaN、与/或AlInGaN；并且
其中该势垒层包含AlN、AlInN、AlGaN、GaN、InGaN、与/或AlInGaN。
16.权利要求1的方法，其中该势垒层包含多个层。
17.权利要求1的方法，进一步包括:
在衬底上形成缓冲层；以及
在该缓冲层上形成III族氮化物沟道层以提供该氮化物基沟道层。
18.权利要求1的方法，其中该沟道层和该势垒层配置成提供高电子迁移率晶体管。
19.权利要求1的方法，其中该氮化物基沟道层提供于SiC衬底上。
20.权利要求1的方法，其中该保护层形成的厚度至少为所述欧姆接触材料的厚度。
21.权利要求1的方法，其中该保护层的厚度至少为两个单原子层的厚度。
22.权利要求1的方法，其中该保护层厚度为5.0nm至500nm。
23.权利要求5的方法，其中原位地形成钝化层。
24.权利要求23的方法，其中形成钝化层包括使用MOCVD生长方法生长该钝化层。
25.一种高电子迁移率晶体管，包含:
衬底上的氮化物基沟道层；
该氮化物基沟道层上的氮化物基半导体势垒层，该氮化物基半导体势垒层的薄层电阻基本上和该氮化物基半导体势垒层的原生薄层电阻相同；
该势垒层上的欧姆接触；以及
直接在该势垒层上的栅极接触。
26.权利要求25的高电子迁移率晶体管，进一步包含置于该势垒层上的保护层，该保护层与所述欧姆接触相邻且分隔开，且栅极接触延伸穿过该保护层。
27.权利要求26的高电子迁移率晶体管，进一步包含位于该保护层上且基本填充所述欧姆接触和该保护层之间的间隙的钝化层。
28.权利要求27的高电子迁移率晶体管，其中该钝化层还位于该保护层上，且其中所述栅极接触延伸穿过该保护层和该钝化层。
29.权利要求27的高电子迁移率晶体管，其中该栅极接触的至少一部分直接位于该保护层上，且该栅极接触的一部分直接位于该势垒层上。
30.权利要求25的高电子迁移率晶体管，进一步包含位于该势垒层上并基本上填充所述欧姆接触与该栅极接触之间的间隙的钝化层。
31.权利要求41的高电子迁移率晶体管，
其中该氮化物基沟道层包括III族氮化物层；且
其中该氮化物基半导体势垒层包括III族氮化物层。
32.权利要求25的高电子迁移率晶体管，其中该沟道层的带隙小于该势垒层。
33.权利要求25的高电子迁移率晶体管，其中该沟道层包含厚度大于20
Figure C200480040531C0004150300QIETU
的未掺杂层。
34.权利要求25的高电子迁移率晶体管，其中该沟道层包含III族氮化物层的超晶格与/或组合。
35.权利要求25的高电子迁移率晶体管:
其中该沟道层包含AlGaN、GaN、InGaN、与/或AlInGaN；并且
其中该势垒层包含AlN、AlInN、AlGaN、GaN、InGaN、与/或AlInGaN。
36.权利要求25的高电子迁移率晶体管，其中该势垒层包含AlxGa1-xN，其中0<x<1。
37.权利要求25的高电子迁移率晶体管，其中该势垒层包含多个层。
38.权利要求25的高电子迁移率晶体管，进一步包含衬底上的缓冲层，且其中该氮化物基沟道层置于该缓冲层上。
39.权利要求26的高电子迁移率晶体管，其中该保护层的厚度至少和所述欧姆接触的厚度相同。
40.权利要求25的高电子迁移率晶体管，其中所述欧姆接触的接触电阻小于1Ω-mm。
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