KR20150092172A - 반도체 구조물, 및 리세스 형성 에칭 수법 - Google Patents

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KR20150092172A
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민 선
토마스 아포스톨 팔라시오스
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메사추세츠 인스티튜트 오브 테크놀로지
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Abstract

반도체 구조물은 제1 반도체 재료를 포함하는 제1 층과 제2 반도체 재료를 포함하는 제2층을 포함한다. 제1 반도체 재료는 제1 에칭 공정을 이용해서 제2 반도체 재료 위에 선택적으로 에칭 가능하다. 제1 층은 제2 층 위에 배치된다. 리세스가 적어도 제1 층에 배치된다. 또한 리세스를 포함하는 반도체 구조물을 형성하는 방법이 기술되어 있다. 상기 방법은 제1 에칭 공정을 이용해서 제1 층 내에 영역을 에칭하는 단계를 포함한다. 제1 층은 제1 반도체 재료를 포함한다. 제1 에칭 공정은 제1 층 밑에 있는 제2 층에서 멈춘다. 제2 층은 제2 반도체 재료를 포함한다.

Description

반도체 구조물, 및 리세스 형성 에칭 수법{SEMICONDUCTOR STRUCTURE AND RECESS FORMATION ETCH TECHNIQUE}
관련 출원에 대한 상호 참조
본 출원은 미국 특허 출원 제61/727,333호(출원일: 2012년 11월 16일, 발명의 명칭: "Structure and Etch Technology for III-Nitride Semiconductors")에 대한 우선권을 주장하며, 이 기초 출원은 그의 전문이 참고로 본 명세서에 편입된다.
발명의 기술분야
본 명세서에는 반도체 구조물 및 반도체 구조물을 형성하기 위한 공정들이 기술되어 있다. 에칭 수법은, 반도체 구조물 내에 리세스, 예컨대, 트랜지스터의 게이트 리세스(gate recess)를 형성하기 위하여 기술되어 있다. 이러한 수법은, 예로서, 전력 전자, 전력 증폭 및 디지털 전자에서 이용하기 위하여 고성능 트랜지스터를 제조하는데 이용될 수 있다.
개선된 전력 트랜지스터는 진보된 운송 시스템, 더욱 강인한 에너지 전달 네트워크 그리고 고효율 전기 발전 및 전환에 대한 새로운 접근법이 요망되고 있다. 파워 트랜지스터의 응용은, 예를 들어, 전원, 자동차 전장(automotive electronics), 공장 자동화 장비, 모터 제어, 견인 모터 구동기, 고전압 직류(high voltage direct current: HVDC) 전자기기, 램프 안정기, 전기통신 회로 및 디스플레이 구동기를 포함한다. 이러한 시스템은 스텝-업 또는 스텝-다운 전압으로의 효율적인 변환기에 의존하고, 대량의 전압을 차단하고/하거나 대량의 전류를 반송하는 파워 트랜지스터를 사용한다. 하이브리드 차량에 있어서, 예를 들어, 500V를 넘는 전압을 차단하는 파워 트랜지스터는 배터리로부터 AC 파워로 전환시켜 전기 모터를 작동시키는데 이용된다.
이러한 응용분야에 이용되는 종래의 파워 소자(power device)(예컨대, 트랜지스터 또는 다이오드)는 실리콘으로 제작되어 있다. 그러나, 실리콘의 제한된 임계 전계 및 그의 비교적 높은 저항은 입수 가능한 상업적 소자, 회로 및 시스템을 매우 크고 무겁게 만들고 저주파수에서 동작시키게 한다. 따라서, 이러한 상업적 소자들은 차세대의 하이브리드 차량 및 기타 응용 분야에 부적합하다.
질화물 반도체 소자는 높은 차단 전압 및 낮은 온-저항을 요구하는 고효율 전력 전자기기를 제조할 잠재성을 제공할 것으로 제안된 바 있다.
몇몇 실시형태는 채널층 및 장벽층을 포함하는 트랜지스터에 관한 것이다. 장벽층은 제1 반도체 재료를 포함하는 제1 층과 제2 반도체 재료를 포함하는 제2층을 구비한다. 제1 층은 제2 층 위에 배치된다. 제1 반도체 재료는 건식 에칭 공정을 이용해서 제2 반도체 재료 위에 선택적으로 에칭 가능하다. 게이트 리세스는 적어도 제1 층에 배치된다. 게이트 리세스에 게이트가 배치된다.
몇몇 실시형태는 제1 반도체 재료를 포함하는 제1 층과 제2 반도체 재료를 포함하는 제2 층을 구비하는 반도체 구조물에 관한 것이다. 제1 층은 제2 층 위에 배치된다. 제1 반도체 재료는 건식 에칭 공정을 이용해서 제2 반도체 재료 위에 선택적으로 에칭 가능하다. 리세스가 적어도 제1 층에 배치된다.
몇몇 실시형태는 제1 반도체 재료를 포함하는 제1 층과 제2 반도체 재료를 포함하는 제2 층을 구비하는 반도체 구조물에 관한 것이다. 제1 층은 제2 층 위에 배치된다. 제1 반도체 재료는 제1 에칭 공정을 이용해서 제2 반도체 재료 위에 선택적으로 에칭 가능하다. 리세스가 적어도 제1 층에 배치된다.
몇몇 실시형태는 리세스를 포함하는 반도체 구조물을 형성하는 방법에 관한 것이다. 상기 방법은 제1 에칭 공정을 이용해서 제1 층에 영역을 에칭하는 단계를 포함한다. 제1 층은 제1 반도체 재료를 포함한다. 제1 에칭 공정은 제1 층 밑에 있는 제2 층에서 멈춘다. 제2 층은 제2 반도체 재료를 포함한다. 제1 반도체 재료는 제1의 III-N 반도체 재료를 포함한다. 제2 반도체 재료는 제2의 III-N 반도체 재료를 포함한다.
이상의 개요는 예시로서 제공된 것일 뿐 제한하고자 의도된 것은 아니다.
도면에서, 각종 도면에 예시된 각각 동일하거나 거의 동일한 구성 요소는 마찬가지 참조 부호로 표기된다. 명확을 기하기 위하여, 매 도면마다 모든 구성 요소가 표지되어 있을 수는 없다. 도면은 반드시 일정 척도로 그려질 필요는 없고, 대신에 본 명세서에 기재된 수법 및 장치의 각종 양상을 예시하기 위하여 강조되어 있을 수 있다.
도 1A 내지 도 1D는, 몇몇 실시형태에 따른, 이중 층 장벽 구조를 가진 반도체 구조물 및 이 반도체 구조물에 리세스를 형성하기 위한 에칭 공정을 도시한 도면;
도 2A 내지 도 2D는, 몇몇 실시형태에 따른, 캐리어 도너층(carrier donor layer)을 구비한 반도체 구조물 및 이 반도체 구조물에 리세스를 형성하기 위한 에칭 공정을 도시한 도면;
도 3A 내지 도 3D는, 몇몇 실시형태에 따른, 밴드 오프셋 층(band offset layer)을 구비한 반도체 구조물 및 이 반도체 구조물에 리세스를 형성하기 위한 에칭 공정을 도시한 도면;
도 4는, 몇몇 실시형태에 따른, 복수의 이중층 장벽 구조를 가진 반도체 구조물을 도시한 도면;
도 5a는 예시적인 트랜지스터에 대한 밴드 구조 및 전자 밀도 대 위치를 도시한 도면;
도 5b는, 몇몇 실시형태에 따른, 예시적인 트랜지스터의 구조를 도시한 도면;
도 6A는 에칭 지속기간의 함수로서의 에칭 깊이를 표시한 그래프;
도 6B는 350초 동안 건식 에칭되고 나서 TMAH에 의해 습식 에칭된 샘플의 XPS F1s 신호를 표시한 그래프;
도 7은 양방향성 게이트 스위프(bidirectional gate sweep)로 Vds = 0.1V에서의 Id-Vgs 특성을 표시한 그래프;
도 8은 리세스형-게이트 트랜지스터(recessed-gate transistor) 및 평탄형-게이트 트랜지스터(planar-gate transistor)에 대한 Id-Vds 특성을 표시한 그래프(리세스형-게이트 트랜지스터(실선)는 Lrec-g = 3㎛ 및 Lgs = Lgd = 4㎛를 지니고, 평탄형-게이트 트랜지스터(파선)는 Lg = 8㎛ 및 Lgs = Lgd = 1.5㎛로 동일한 Lsd를 지님);
도 9는 양방향성 스위프로 1 ㎑(실선) 및 1 ㎒(파선)에서 측정된 리세스형-게이트 커패시터의 C-V 특성을 표시한 그래프(삽도(inset)는 파선으로 둘러싸인 직사각형 영역을 나타냄);
도 10은 Vgs = 1 내지 3V에서의 Lrec-g 함수로서의 Ron을 도시한 그래프(각 곡선의 기울기는 Rch를 부여함);
도 11은 리세스형-게이트 GaN MISFET의 Nsh의 함수로서의 유효 μe 및 게이티드-홀(gated-Hall) μe를 표시한 그래프;
도 12는 Vgs = 0V에서 Lrec-g = 3㎛, Lgd = 8㎛를 지니는 리세스형-게이트 노멀리-오프(normally-off) GaN MISFET의 3-단자 BV 측정치를 표시한 도면.
게이트 리세스는, 예를 들어, AlGaN/GaN 고 전자 이동도 트랜지스터(HEMT)들과 같은 질화물 반도체 기반 트랜지스터들을 포함하는 소정 유형의 트랜지스터를 위한 중요한 기술이다. 무선 주파수(RF) AlGaN/GaN HEMT들에서, 게이트 리세스 수법은 단채널 효과(short channel effect)를 저감시키고 전류 이득 컷오프 주파수(f t)를 향상시키는데 이용되어 왔다. 전력 전환 응용 분야에 있어서, 게이트 리세스는 AlGaN/GaN HEMT들 등과 같은 노멀리-오프 전계 효과 트랜지스터들을 제작하는데 이용되어 왔다. GaN과 AlGaN은 둘 다 습식 화학적 에칭제에 대해 매우 불활성이므로, 염소계 건식 플라즈마 에칭이 AlGaN/GaN 소자 내에 게이트 리세스를 형성하는데 전형적으로 이용된다. 그러나, 건식 플라즈마 에칭에는 다음과 같은 두 가지 주된 단점이 있다: 1) 플라즈마 손상을 일으켜, 고밀도의 결함 상태를 형성하여 리세스 영역 내 채널 이동도를 열화시킬 수 있는 점; 및 2) 플라즈마 에칭 속도의 변동으로 인해, 시한 에칭에 의해 정확하게 리세스 깊이를 제어하기 어려울 수 있어, 트랜스컨덕턴스(g m) 및 역치 전압(Vth) 등과 같은 트랜지스터 파라미터의 변동을 초래하는 점. 이러한 문제는 게이트 길이가 상이한 소자들에 동일한 게이트 리세스 에칭 공정이 시행될 경우 훨씬 더 난제로 되는데, 그 이유는 에칭 속도가 트랜지스터 게이트 길이 및/또는 애스펙트비에 대해서 상이할 수 있기 때문이다.
본 명세서에는, 플라즈마-유도 손상 및 에칭-기반 공정 변동을 저감 또는 제거할 수 있는 반도체 구조물 및 반도체 구조물을 형성하는 방법이 개시되어 있다. 리세스 에칭 제작 기술은 에칭 깊이를 정확하게 제어하여 리세스 형성된 표면 상에 극히 낮은 결함 밀도를 생성할 수 있다고 설명되어 있다. 몇몇 실시형태에 있어서, 본 명세서에 기재된 반도체 구조물은 III-V 반도체 재료(들), 특히 III-질화물(III-N) 반도체 재료(들) 등과 같은 화합물 반도체 재료(들)로 형성될 수 있다. 이러한 수법을 이용해서, 예를 들어, RF III-N 및/또는 노멀리-오프 III-N 파워 트랜지스터 등과 같은 고성능 트랜지스터가 제작될 수 있다.
본 명세서에 기재된 수법은 상이한 반도체 재료(예컨대, 상이한 III-N 반도체 재료) 간에 선택적으로 에칭을 활용할 수 있다. 예를 들어, GaN은 건식 에칭 수법을 이용해서 높은 Al 함유량을 지니는 AlN, AlGaN, InAlN 및 AlInGaN 등과 같은 재료 위에 선택적으로 에칭될 수 있다. 몇몇 실시형태에 있어서, 습식 에칭 단계에 이은 선택적 건식 에칭 단계는 리세스 깊이의 정밀한 제어를 달성하고 낮은 밀도의 결함 상태를 지니는 표면을 생성하는데 이용될 수 있다. 습식 에칭 단계는, 수행된다면, 선택적 혹은 비선택적일 수 있다. 습식 에칭 단계가 선택적이면, 높은 Al 함유량을 지니는 AlN, AlGaN, InAlN 및 AlInGaN은 습식 에칭 수법을 이용해서 낮은 Al 함량으로 GaN, AlGaN, InGaN 및 AlInGaN 등과 같은 재료 위에 선택적으로 에칭될 수 있다. 그러나, 본 명세서에 기재된 수법은 습식 에칭 단계에 대해 제한되지 않는다.
도 1A는 본 명세서에 기재된 바와 같은 에칭 수법이 수행될 수 있는 반도체 구조물(1)을 도시하고 있다. 반도체 구조물(1)은 기판(2), 버퍼층(4), 채널층(6) 및 장벽층(8)을 포함할 수 있다. 장벽층(8)은 상부 장벽층(10)과 하부 장벽층(12)을 포함한다. 몇몇 실시형태에 있어서, 상부 장벽층(10)은 제1 에칭 수법, 예컨대, 건식 에칭에 의해 에칭 가능한 재료로 형성되고, 하부 장벽층(12)은 제2 에칭 수법, 예컨대, 습식 에칭에 의해 에칭 가능한 재료로 형성된다. 본 실시형태에 있어서, 하부 장벽층(12)은 상부 장벽층(10)을 에칭시키는데 이용되는 제1 에칭 수법에 의해 실질적으로 에칭되지 않으므로, 에칭-정지부를 형성한다. 반도체 구조물(1)을 형성할 수 있는 재료의 예는 이하에 설명될 것이다.
몇몇 실시형태에 있어서, 기판(2)의 격자 상수와는 다른 격자 상수를 지니는 반도체 재료가 기판(2) 위에 형성될 수 있다. 몇몇 실시형태에 있어서, 버퍼층(4)은 격자 상수의 차이에 부응하도록 기판(2)과 위에 있는 반도체 재료 사이에 포함될 수 있다. 기판(2)은, 예를 들어, 실리콘 또는 게르마늄 등과 같은 제IV족 반도체 재료를 포함할 수 있다. 기판(2) 위에 형성된 반도체 재료는, III-V 반도체 재료(예컨대, III-N 재료) 등과 같은 화합물 반도체 재료를 포함할 수 있다. 버퍼층(4)을 이용해서 상이한 격자 상수의 반도체 재료와 기판(2) 사이의 격자 부정합에 부응하기 위한 적절한 수법은 당업자에 의해 이해되는 것이므로 본 명세서에서는 설명하지 않을 것이다. 몇몇 실시형태에 있어서, 위에 있는 화합물 반도체 재료(들)의 형성을 위하여 적절한 격자 상수를 지니는 기판(2)이 이용될 수 있고, 버퍼층(4)은 생략될 수도 있다. 예를 들어, 기판(2)은, GaN 기판, ZnO 기판, 또는 그 위에 형성될 화합물 반도체 재료의 격자 상수와 유사한 격자 상수를 지니는 재료의 다른 기판일 수 있다. 본 명세서에 기재된 수법은 기판(2) 또는 버퍼층(4)에 대해 제한되지 않는다.
기판(2) 및 그 위에 형성된 반도체 재료의 층(들)은 단결정성일 수 있고, 임의의 적절한 결정학적 배향을 지닐 수 있다. 화합물 반도체 재료는, 만약 기판(2) 또는 위에 놓인 층에 포함된다면, 반도체 재료의 면(face)에서 임의의 적절한 조성물을 지닐 수 있다. III-N 재료가 포함된다면, N-면 조성물(face composition) 또는 제III족 면 조성물을 지닐 수 있다. 예를 들어, GaN은 N-면과 Ga-면 중 하나 또는 비극성 배향(non-polar orientation)으로 성장될 수 있다.
채널층(6)은 그 내부에 채널을 형성하기에 적합한 반도체 재료로 형성될 수 있다. 몇몇 실시형태에 있어서, 채널층(6)은 III-V 반도체 재료, 예컨대, III-N 반도체 재료를 포함할 수 있다. 몇몇 실시형태에 있어서, 채널층(6)은 갈륨 질화물(GaN)을 포함할 수 있다. 몇몇 실시형태에 있어서, 예를 들어, BwAlxInyGazN(여기서, w, x, y 및 z는 각각 0과 1 사이(이들 숫자 포함)의 임의의 적절한 값을 지니며, w+x+y+z = 1임) 등과 같은 질화물 반도체 재료가 이용될 수 있다.
몇몇 실시형태에 있어서, 반도체 헤테로구조가 반도체 구조물(1)에 형성될 수 있다. 예를 들어, 몇몇 실시형태에 있어서, Bw1Alx1Iny1Gaz1N을 포함하는 장벽층(8)과 Bw2Alx2Iny2Gaz2N을 포함하는 채널층(6)이 형성될 수 있고, 이때 장벽층(8)의 반도체 재료는 채널층(6)의 것보다 큰 밴드갭 및/또는 분극화(polarization)를 지닌다. 그러나, 본 명세서에 기재된 수법은 헤테로구조의 형성에 대해 제한되지 않는다.
위에서 논의된 바와 같이, 몇몇 실시형태에 있어서, 장벽층(8)은 2개 이상의 층을 지니도록 형성될 수 있다. 예를 들어, 장벽층(8)은 제1 에칭 수법을 이용해서 에칭 가능한 제1 반도체 재료의 상부 장벽층(10)과 제2 에칭 수법을 이용해서 에칭 가능한 제2 반도체 재료의 하부 장벽층(12)을 구비하는 "이중층" 장벽 구조를 지닐 수 있다. 몇몇 실시형태에 있어서, 상부 장벽층(10)은, 예를 들어, 건식 에칭 공정에서 선택적으로 에칭 가능한 반도체 재료, 예컨대, GaN, 또는 다른 질화물 반도체 재료, 예컨대, BwAlxInyGazN(여기서, w, x, y 및 z는 각각 0과 1 사이(이들 숫자 포함)의 임의의 적절한 값을 지니며, w+x+y+z = 1임)을 포함할 수 있고, 이러한 조성은, 질화물 반도체 재료가 건식 에칭 공정을 이용해서 선택적으로 에칭 가능하게 한다. 예를 들어, 상부 장벽층(10)은 반도체 재료, 예컨대, BwAlxInyGazN(여기서 x는 0.25 미만임)을 포함할 수 있다.
상부 장벽층(10)은 도핑될 수 있거나 도핑되어 있지 않을 수 있다. 상부 장벽층(10)을 도핑하는 것은 게이트 아래쪽이 아닌 영역(들)에 채널층에 캐리어를 공급할 수 있다. 도핑된 영역은, 게이트-리세스 바깥쪽의, 게이트와 소스 사이 및/또는 게이트와 드레인 사이에 형성될 수 있다. 상부 장벽층(10)이 도핑된 영역을 포함한다면, 이것은 분극화 도핑될 수 있거나 또는 n-형 도펀트 또는 p-형 도펀트 등과 같은 도펀트를 포함할 수 있다. 상부 장벽층(10)이 도핑된다면, 이것은 임의의 적절한 도핑 농도 및 분포를 지닐 수 있다. 예를 들어, 도펀트는 상부 장벽층(10)의 하부면에, 상부 장벽층(10)의 상부면에, 및/또는 다른 위치에 제공될 수 있다. 도핑 프로파일은 균일 또는 불균일할 수 있다. 몇몇 실시형태에 있어서, 델타-도핑 프로파일이 이용될 수 있다. 상부 장벽층(10)이 도핑된다면, 예를 들어, 주입 혹은 확산 등과 같은 임의의 적절한 도핑 수법이 이용될 수 있다. 다른 예로서, 상부 장벽층(10)은 상부 장벽층(10)의 형성(예컨대, 성장) 동안 도핑될 수 있다. 몇몇 실시형태에 있어서, 상부 장벽층(10)의 도핑 유형은 채널 영역 내 캐리어의 것과 동일한 유형일 수 있다. 예를 들어, 상부 장벽층(10) 내 도핑 유형은, n-채널 트랜지스터에 대해서는 n-형, p-채널 트랜지스터에 대해서는 p-형일 수 있다. 몇몇 실시형태에 있어서, 도핑된 영역은 고농도로 도핑될 수 있다.
하부 장벽층(12)은 습식 에칭 수법을 이용해서 에칭 가능한 반도체 재료, 예를 들어, 알루미늄 질화물(AlN), 또는 다른 재료, 예를 들어, BwAlxInyGazN(여기서, w, x, y 및 z는 각각 0과 1 사이(이들 숫자 포함)의 임의의 적절한 값을 지니며, w+x+y+z = 1임)을 포함할 수 있고, 이 조성은 질화물 반도체 재료가 습식 에칭 공정을 이용해서 에칭 가능하게 한다. 예를 들어, 하부 장벽층(12)은 반도체 재료. 예컨대, BwAlxInyGazN(여기서 x는 0.5 초과임)을 포함할 수 있다.
본 명세서에서 BwAlxInyGazN 또는 "BwAlxInyGazN 재료"란 언급은 붕소, 알루미늄, 인듐 및 갈륨 중 1종 이상과 질화물을 구비하는 반도체 재료를 지칭한다. BwAlxInyGazN 재료의 예는, 예로서, GaN, AlN, AlGaN, AlInGaN, InGaN 및 BAlInGaN을 포함한다. BwAlxInyGazN 재료는 질화물, 붕소, 알루미늄, 인듐 및/또는 갈륨 이외에 기타 재료를 포함할 수 있다. 예를 들어, BwAlxInyGazN 재료는 적절한 도펀트(예컨대, 실리콘, 게르마늄 등)로 도핑될 수 있다.
제1 및 제2 에칭 수법을 이용해서 도 1A의 반도체 구조물(1)에 트랜지스터를 형성하는 공정은 도 1B 내지 도 1D와 관련하여 설명될 것이다.
도 1B에 도시된 바와 같이, 제1 에칭 단계는 상부 장벽층(10)의 일부분을 제거하기 위하여 제1 에칭 수법을 이용해서 수행될 수 있다. 적절한 마스킹 공정이 에칭된 영역을 획정하기 위하여 이용될 수 있다. 제1 에칭 단계에서 이용되는 에칭 수법은 하부 장벽층(12)의 재료에 관하여 상부 장벽층(10)의 재료를 선택적으로 에칭할 수 있다. 제1 에칭 단계에서 이용되는 에칭 공정의 선택성은 상부 장벽층(10)이 하부 장벽층(12)보다 빠른 속도로 에칭되도록 1보다 클 수 있다. 몇몇 실시형태에 있어서, 제1 에칭 단계에서 이용되는 에칭 공정의 선택성은 하부 장벽층(12)이 에칭되는 속도보다 3배 이상 높은 속도에서 상부 장벽층(10)이 에칭되도록 3:1보다 클 수 있다.
위에서 논의된 바와 같이, 제1 에칭 수법은 건식 에칭 수법(예컨대, 반응성 이온 에칭(RIE)이라고도 지칭되는 건식 플라즈마 에칭)을 포함할 수 있다. 상부 장벽층이 GaN을 포함한다면, 예를 들어, 플루오르계 에칭 공정이 이용될 수 있다. 도 1B는 건식 에칭 공정을 이용해서 상부 장벽층(10)의 영역의 제거를 수반하는 반도체 구조물(1)을 도시한다. 하부 장벽층(12)은 그의 상부면에서 건식 에칭 공정을 멈추도록 에칭 정지부로서 역할할 수 있다. 건식 에칭 공정은 하부 장벽층(12)의 상부면에 손상을 입혀, 손상된 영역(14)을 형성할 수도 있다. 그러나, 몇몇 실시형태에 있어서, 건식 에칭 공정은 어떠한 중대한 손상도 일으키지 않을 수 있다. 몇몇 실시형태에 있어서, 장벽층(12)의 손상된 영역(14)은 제2 에칭 단계에서 손상된 영역(14)의 제거 전에 산화될 수 있다.
도 1C에 도시된 바와 같이, 제2 에칭 단계는 하부 장벽층(12)의 일부를 제거하기 위하여 제2 에칭 수법을 이용해서 수행될 수 있다. 그러나, 제2 에칭 단계는 선택적이므로, 수행되도록 요구되지는 않는다.
제2 에칭 단계가 수행된다면, 하부 장벽층(12)의 일부분이 제1 에칭 단계에서 상부 장벽층(10)의 영역의 제거에 의해 형성된 창(window)에서 제거될 수 있다. 몇몇 실시형태에 있어서, 제2 에칭 단계에서 이용된 에칭 공정은, 하부 장벽층(12)과 접촉할 수도 있는, 하부 장벽층(12) 위에 놓인 층, 예를 들어, 상부 장벽층(10)에 대하여 하부 장벽층(12)을 선택적으로 에칭할 수 있다. 몇몇 실시형태에 있어서, 제2 에칭 단계에서 이용되는 에칭 공정은, 하부 장벽층(12)과 접촉할 수도 있는, 하부 장벽층(12) 이래쪽의 층, 예컨대, 채널층(6) 및/또는 밴드 오프셋 층에 대하여 하부 장벽층(12)을 선택적으로 에칭할 수 있다. 상부 장벽층(10) 및/또는 채널층(6)에 대한 하부 장벽층(12)의 에칭의 선택성은, 하부 장벽층(12)의 에칭 속도가 상부 장벽층(10) 및/또는 채널층(6)의 에칭 속도보다 크도록 1보다 클 수 있다. 몇몇 실시형태에 있어서, 선택성은, 하부 장벽층(12)이 상부 장벽층(10) 및/또는 채널층(6)보다 3배 이상 높은 속도로 에칭되도록, 3:1보다 클 수 있다. 그러나, 제2 에칭 단계는 선택적일 필요는 없고, 몇몇 실시형태는 상부 장벽층(10) 또는 채널층(6)에 관하여 하부 장벽층(12)을 선택적으로 에칭하지 않을 수도 있다.
위에서 논의된 바와 같이, 제2 에칭 단계에서 이용되는 에칭 수법은 습식 에칭 수법일 수 있다. 도 1C는 습식 에칭 공정을 이용해서 하부 장벽층(12)의 영역의 제거를 수반하는 반도체 구조물(1)을 도시하고 있다. 습식 에칭 공정은, 손상된 영역(14)을 제거할 수 있고, 그의 하부면에서 손상된 영역 없이 게이트 리세스(16)를 형성 가능할 수 있다. 습식 에칭 공정은, 도 1C에 도시된 바와 같이, 하부 장벽층(12)의 전체 두께, 또는 하부 장벽층(12)의 두께의 일부분을 제거할 수 있다. 몇몇 실시형태에 있어서, 하부 장벽층(12)을 에칭하기 위하여 습식 에칭 공정의 이용은 게이트 리세스(16)의 깊이에 걸친 미세 제어를 제공할 수 있고, 트랜지스터 특성의 공정-유도 변동을 저감 또는 제거할 수 있다.
도 1D에 도시된 바와 같이, 게이트 유전체(18)와 게이트(20)는 게이트 리세스(16)에서 형성될 수 있다. 임의의 적절한 재료가 게이트 유전체 및 게이트(20)에 대해서 이용될 수 있다. 게이트 유전체는 임의의 적절한 절연체로 형성될 수 있다. 게이트(20)는 임의의 적절한 도체 혹은 반도체, 예컨대, 금속 또는 폴리실리콘으로 형성될 수 있다. 소스 및 드레인 영역(S, D)은 또한, 당업자가 이해하는 바와 같이, 형성될 수 있다. 소스 및/또는 드레인 영역(S, D)은 적절한 도체 혹은 반도체, 예컨대, 금속 및/또는 도핑된 반도체 영역으로 형성될 수 있다. 소스 및/또는 드레인 영역(S, D)은 옴 접촉(ohmic contact)들을 지닐 수 있다.
몇몇 실시형태에 있어서, 상부 장벽층(10)은 소스 및/또는 드레인 영역(들)에서 하부 장벽층(12) 위에 선택적으로 에칭될 수 있다. 하부 장벽층(12)은 옴 금속화(ohmic metalization)가 소스 및/또는 드레인 영역(들) 내에서 나머지 장벽층 상에 형성될 수 있도록 소스 및/또는 드레인 영역(들)에서 습식 에칭될 수 있다. 소스 및/또는 드레인 영역(들)을 형성하기 위하여, 각각 상부 장벽층(10) 및/또는 하부 장벽층(12)의 건식 및/또는 습식 에칭은, 몇몇 실시형태에 있어서, 게이트 리세스를 형성하기 위하여 이용되는 동일한 에칭 공정(들)에서 혹은 상이한 공정에서 수행될 수 있다.
몇몇 실시형태에 있어서, 게이트 리세스의 형성 후 남아있는 장벽층(8)의 부분은 게이트 밑에 2차원 전자 가스(2DEG)의 형성을 방지하기 위하여 임계 두께보다 작은 두께를 가질 수 있고(예를 들어, 도 5B), 이에 따라 노멀리-오프 트랜지스터를 형성할 수 있다. 그러나, 본 명세서에 기재된 수법은 노멀리-오프 트랜지스터의 형성으로 제한되지 않고, 노멀리-온 트랜지스터(normally-on transistor) 등과 같은 기타 소자를 형성하는데 이용될 수도 있다.
노멀리-온 트랜지스터와 노멀리-오프 트랜지스터의 동작은 다음과 같이 요약된다. 노멀리-오프 트랜지스터가 게이트에 인가되는 전압이 없을 경우, 그 트랜지스터는 오프-상태에 있고 실질적으로 비도통 상태이다. 적절한 전압이 게이트에 인가되면, 노멀리-오프 트랜지스터는 온-상태로 되고, 그의 주된 도통 단말들(예컨대, 소스와 드레인) 사이에 캐리어가 흐를 수 있다. 노멀리-온 트랜지스터가 게이트에 인가되는 전압이 없을 경우, 그 트랜지스터는 온-상태에 있고, 그의 주된 도통 단말들(예컨대, 소스와 드레인) 사이에 캐리어가 흐를 수 있다. 노멀리-온 트랜지스터가 게이트에 인가된 적절한 전압을 가질 경우, 그 노멀리-온 트랜지스터는 오프-상태에 있고, 실질적으로 비도통 상태이다.
몇몇 실시형태에 있어서, 캐리어는 상부 장벽층(10)과는 상이한 층에 의해 채널층(6)에 공급될 수 있다. 도 2A 내지 도 2D는 캐리어 도너층(22)이 반도체 구조물에 포함되어 있는 일 실시형태를 예시하고 있다. 도 2A 내지 도 2D의 실시형태에 있어서, 캐리어 도너층(22)은 상부 장벽층(10) 위에 형성된다. 그러나, 본 명세서에 기재된 수법은, 캐리어 도너층(22)이 상부 장벽층(10) 아래쪽에 혹은 다른 위치에 형성될 수 있으므로, 이 점에 있어서 제한되지 않는다. 몇몇 실시형태에 있어서, 캐리어 도너층(22)은 상부 장벽층(10)의 재료와 동일한 재료로 형성될 수 있다.
캐리어 도너층(22)은 게이트 아래쪽 영역의 외부의 채널층에 캐리어를 공급할 수 있다. 캐리어 도너층(22)은, 만약 포함된다면, 상부 장벽층(10)의 선택적 도핑에 관하여 위에서 논의된 것들과 같은 임의의 적절한 도핑 수법을 이용해서 도핑될 수 있다. 도핑된 영역은, 게이트-리세스 바깥쪽의, 게이트와 소스 사이 및/또는 게이트와 드레인 사이의 캐리어 도너층(22)에 형성될 수 있다. 캐리어 도너층(22)을 도핑하는 것은 게이트 아래쪽이 아닌 영역(들) 내의 채널층에 캐리어를 공급할 수 있다. 도핑된 영역은 분극화 도핑될 수 있거나 또는 n-형 도펀트 또는 p-형 도펀트 등과 같은 도펀트를 포함할 수 있다. 이것은 임의의 적절한 도핑 농도 및 분포를 지닐 수 있다. 예를 들어, 도펀트는 캐리어 도너층(22)의 하부면에서, 캐리어 도너층(22)의 상부면에서, 및/또는 다른 위치에 제공될 수 있다. 도핑 프로파일은 균일 또는 불균일할 수 있다. 몇몇 실시형태에 있어서, 델타-도핑 프로파일이 이용될 수 있다. 임의의 적절한 도핑 수법, 예를 들어, 주입 또는 확산 등이 이용될 수 있다. 다른 예로서, 캐리어 도너층(22)은 해당 캐리어 도너층(22)의 형성(예컨대, 성장) 동안 도핑될 수 있다. 몇몇 실시형태에 있어서, 캐리어 도너층(22)의 도핑 유형은 채널 영역 내의 캐리어의 것과 동일한 유형일 수 있다. 예를 들어, 캐리어 도너층(22) 내의 도핑 유형은 n-채널 트랜지스터에 대해서 n-형, 그리고 p-채널 트랜지스터에 대해서 p-형일 수 있다. 몇몇 실시형태에 있어서, 도핑된 영역은 고농도로 도핑될 수 있다. 캐리어 도너층(22)이 포함된다면, 몇몇 실시형태에 있어서 상부 장벽층(10)은 도핑되지 않을 수 있다.
몇몇 실시형태에 있어서, 캐리어 도너층(22)은 건식 에칭 공정에 의해 에칭 가능한 반도체 재료로 형성될 수 있다. 캐리어 도너층(22)은 화합물 반도체, 예를 들어, III-V 반도체 재료, 예컨대, III-N 반도체 재료, 예를 들어, BwAlxInyGazN(여기서, w, x, y 및 z는 각각 0과 1 사이(이들 숫자 포함)의 임의의 적절한 값을 지니며, w+x+y+z = 1임)을 포함할 수 있고, 이 조성은, III-N 반도체 재료가 건식 에칭 공정을 이용해서 에칭 가능하게 한다. 도 2A 내지 도 2D에 도시된 바와 같이, 장벽층(28)은 캐리어 도너층(22), 상부 장벽층(10) 및 하부 장벽층(12)을 포함할 수 있다.
몇몇 실시형태에 있어서, 캐리어 도너층(22)은 반도체 구조물 내(예컨대, 채널 영역 내)에 전계를 형성할 수 있다. 도핑 밀도는 전계를 형성하기 위하여 필요에 따라 조율될 수 있다. 몇몇 실시형태에 있어서, 캐리어 도너층(22)은 패시베이션 층(passivation layer)으로서 이용될 수 있다. 캐리어 도너층(22)은 임의의 적절한 두께를 지닐 수 있다. 몇몇 실시형태에 있어서, 캐리어 도너층의 두께는 5㎚보다 클 수 있다.
도 2B에 도시된 바와 같이, 제1 에칭 공정, 예컨대, 건식 에칭 공정은, 캐리어 도너층(22) 및 상부 장벽층(10)의 영역을 에칭 제거하는데 이용될 수 있다. 하부 장벽층(12)의 영역은 도 2C에 예시된 바와 같이 습식 에칭 공정을 이용해서 제거될 수 있다. 게이트 유전체(18)와 게이트(20)는 도 2D에 예시된 바와 같이 게이트 리세스에 형성될 수 있다. 트랜지스터의 소스 및 드레인 영역(S, D)이 형성될 수도 있다.
몇몇 실시형태에 있어서, 반도체 구조물은 채널층(6)과 하부 장벽층(12) 사이에 밴드 오프셋 층(32)을 포함할 수 있다. 밴드 오프셋 층(32)은 장벽층(38)과 채널층(6) 사이에 밴드 오프셋을 증가시킬 수 있다. 도 3A 내지 도 3D에 도시된 바와 같이, 장벽층(38)은 상부 장벽층(10), 하부 장벽층(12) 및 밴드 오프셋 층(32)을 포함할 수 있다.
도 3B에 도시된 바와 같이, 제1 에칭 공정, 예컨대, 건식 에칭 공정은, 상부 장벽층(10)의 영역을 에칭 제거하는데 이용될 수 있다. 하부 장벽층(12)의 영역은 이어서 도 3C에 예시된 바와 같이 습식 에칭 공정을 이용해서 제거될 수 있다. 몇몇 실시형태에 있어서, 밴드 오프셋 층(32)은, 게이트가 밴드-오프셋 층(32) 위에 형성될 경우 노멀리-오프 트랜지스터를 제조하기 위하여 임계 두께 이하의 두께로 매우 얇을 수 있다. 몇몇 실시형태에 있어서, 밴드 오프셋 층(32)은 임계 두께보다 두꺼울 수 있다. 밴드 오프셋 층(32)이 임계 두께보다 두꺼울 경우, 노멀리-오프 트랜지스터는, 나머지 부분이 임계 두께 이하의 두께를 갖도록 습식 에칭 공정을 이용해서 밴드 오프셋 층(32)의 적어도 일부를 제거함으로써 제조될 수 있다. 게이트 유전체(18)와 게이트(20)는 도 2D에 예시된 바와 같이 게이트 리세스에 형성될 수 있다. 트랜지스터의 소스 및 드레인 영역(S, D)이 형성될 수 있다. 선택적으로, 도 3A 내지 도 3D에 예시된 바와 같은 일 실시형태는 캐리어 도너층(22)(도 3A 내지 도 3D에는 도시되어 있지 않음)을 포함할 수 있다.
몇몇 실시형태에 있어서, 반도체 구조물은 복수개의 "이중층" 장벽 구조를 포함할 수 있다. 임의의 적절한 수의 "이중층" 장벽 구조가 포함될 수 있다. 예를 들어, 도 4에 예시된 바와 같이, 반도체 구조물(40)은 제1 이중층 장벽 구조(8a) 및 제2 이중층 장벽 구조(8b)를 포함할 수 있고, 각각은 상부 장벽층(10) 및 하부 장벽층(12)을 구비할 수 있다. 상부 및 하부 장벽층은, 이중층 장벽 구조(8a)에 대해서, 각각, 도 4에 (10a) 및 (12a)로서 표시되어 있고, 이중층 장벽 구조(8b)에 대해서, 각각 (10b) 및 (12b)로서 표시되어 있다. 이중층 장벽 구조(8a 및 8b)는 동일한 구조 및/또는 조성, 또는 상이한 구조 및/또는 조성을 가질 수 있다. 리세스, 예컨대, 게이트 리세스를 형성하기 위하여, 제1 에칭 공정(예컨대, 건식 에칭 공정)은 층(10a)의 영역을 제거하기 위하여 수행될 수 있고, 이어서 제2 에칭 공정(예컨대, 습식 에칭 공정)은 층(12a)의 영역을 제거하기 위하여 수행될 수 있다. 그 후, 제1 에칭 공정(예컨대, 건식 에칭 공정)은 층(10b)의 영역을 제거하기 위하여 수행될 수 있고, 이어서 제2 에칭 공정(예컨대, 습식 에칭 공정)은 층(12b)의 영역을 제거하기 위하여 수행될 수 있다. 게이트 유전체(18)와 게이트(20)는 위에서 논의된 바와 같이 게이트 리세스에 형성될 수 있다. 트랜지스터의 소스 및 드레인 영역(S, D)이 형성될 수 있다. 밴드-오프셋 층(32) 및/또는 캐리어 도너층(22)이 반도체 구조물(40) 내에 포함될 수 있다. 그러나, 본 명세서에 기재된 수법은, 밴드-오프셋 층(32)과 캐리어 도너층(22)이 선택적이므로, 이 점에 있어서 제한되지 않는다.
본 명세서에는 트랜지스터의 게이트-리세스의 형성에 적용될 수 있는 리세스를 형성하는 수법을 기술하고 있다. 이러한 수법은, 예를 들어, MISFET(금속-절연체 반도체 전계 효과 트랜지스터) 및 MESFET(금속-반도체 전계 효과 트랜지스터) 등과 같은 임의의 유형의 전계 효과 트랜지스터를 비롯하여, 임의의 적절한 유형의 트랜지스터에 적용될 수 있다.
본 명세서에 기재된 수법은 게이트-리세스를 형성하기 위한 수법으로 제한되지 않는다. 이러한 수법은, 예를 들어 무손상, 균일성 및/또는 재현 가능한 에칭이 요망되는 임의의 다른 응용 분야에서 이용될 수 있다. 일례는 옴 접촉 저항을 저감시키고/시키거나 금-무함유 옴 접촉을 형성하기 위하여 옴 리세스의 형성이다. 다른 예는 GaN 발광 다이오드 혹은 레이저에서 n-도핑된 층에 접근하기 위한 하나 이상의 리세스의 형성이다. 추가의 예는 III-N 쌍극성 트랜지스터 내의 베이스 및/또는 콜렉터 층에 접근하기 위한 하나 이상의 리세스의 형성이다.
본 명세서에 기재된 수법의 적어도 몇몇에 따라 제작된 게이트 리세스를 구비한 트랜지스터의 실험 결과를 포함하는 비제한적인 예가 이하에 설명된다.
실시예
예시적인 실시형태에 있어서, 상부 장벽층(10)은 GaN으로 형성될 수 있고, 하부 장벽층(12)은 AlN으로 형성될 수 있다. GaN은 플루오르-기반 건식 에칭에 의해 AlN 위에서 선택적으로 에칭될 수 있다. AlN은 수산화칼륨(KOH) 및/또는 테트라메틸암모늄 하이드록사이드(TMAH) 등과 같은 염기를 이용하는 습식 에칭 공정에 의해, 또는 디지털 에칭 공정에 의해 GaN 위에서 선택적으로 에칭될 수 있다. 디지털 에칭 공정은 당업자라면 알 수 있으므로, 본 명세서에서는 상세히 설명하지 않을 것이다. 그러나, 이들은 단지 예에 불과하며, 임의의 적절한 에칭제가 이용될 수 있다.
도 5a는 예시적인 트랜지스터에 대한 밴드 구조 및 전자 밀도 대 위치를 도시한 그래프이다. 도 5b는 몇몇 실시형태에 따른 예시적인 트랜지스터의 구조를 도시한다. 도 5b에 도시된 구조를 지니는 예시적인 소자가 제작되었다. 이 구조는 금속-유기 화학적 기상 증착에 의해 4인치 실리콘 기판 상에 성장되었다. 이 구조는 3 내지 6×1018 ㎝-3 Si 도핑/1.5㎚ AlN/3㎚ Al0.15Ga0.85N/1.2-㎛ i-GaN/2.8-㎛ 버퍼/p-형 Si(111) 기판을 구비한 22㎚ GaN:Si 캡층을 포함한다. 홀 측정치는, 7.1±0.1×1012 ㎝-2의 시트 전하 밀도와 함께 579±11Ω/sq의 시트 저항 및 1529±18 ㎝2·V-1·s-1의 2차원 전자 가스(2DEG) 이동도를 나타낸다. 소자 제작은 메사 분리에서 시작하여 870℃에서 30초 동안 어닐링된 Ti/Al/Ni/Au 옴 접촉을 형성하였다. 리세스형-게이트 트랜지스터를 제작하기 위하여, 리세스형-게이트 영역 내의 n-GaN 캡은 플루오르 기반 전자-사이클로트론-공명 반응성 이온 에칭(ECR-RIE)에 의해 AlN층 위에서 선택적으로 에칭되었다. 플루오르화 알루미늄(AlF3)의 비휘발성으로 인해, AlN에 비해서 GaN의 매우 높은 에칭 선택성은 35 mtorr, 100W ECR 전력 및 100V DC 바이어스에서 5 sccm BCl3/35 sccm SF6의 가스 유량에 대해 달성된다. 70초 과잉-에칭에 의한 350초 에칭은, 리세스 깊이가 원자력 현미경에 의해 측정된 도 6a에 도시된 바와 같은, n-GaN층의 균일하고도 완전한 제거를 달성하는데 이용되었다. AlN층의 표면은 이어서 저-에너지 산소 플라즈마에 의해 산화되고, 실온에서 테트라메틸암모늄 하이드록사이드(TMAH) 중 1분 침지에 의해 습식 에칭되어 건식 에칭 손상을 제거하였다. 건식-에칭 단계로부터의 플루오르의 존재는, 도 6B에서의 X-ray 광전자 분광(XPS) 측정치에 나타낸 바와 같이, TMAH 습식 에칭 후 상당히 저감되었다. UV 오존 및 HCl 표면 세정 후, 10-㎚ Al2O3 게이트 유전체는 이어서 250℃에서 원자층 증착에 의해 증착되고, 형성 가스(forming gas) 중에서 500℃에서 1분 동안 어닐링되었다. Ni/Au 게이트 전극은, 도 5B에 도시된 바와 같이, 2.5-㎛ 돌출 길이를 가진 리세스형-게이트 영역을 덮도록 증착되었다. 이 샘플은 이어서 형성 가스 중에서 400℃에서 5분 동안 어닐링되어 Al2O3 중 고정된 양 전하를 저감시켰다. 리세스형-게이트 트랜지스터는 3 내지 20㎛의 다양한 리세스형-게이트 길이 Lrec-g를 지닌다.
리세스형-게이트 GaN MISFET의 dc(직류) 특성은 도 7 및 도 8에 도시되어 있다. 소자 역치 전압 V th는 V th = V gsi - 0.5V ds로서 정의되고, 여기서 V gsi는 도 7에 도시된 바와 같이 I d -V gs 곡선의 선형 외삽으로부터의 차단 전압이다. 선형 동작 영역 내에 소자를 놓기 위하여 작은 드레인 전압(V ds = 0.1V)이 인가되었다. 13개의 소자에 대해서 평균낸 바, 리세스형-게이트 GaN MISFET는 0.30±0.04V의 균일한 V th를 지닌다. 평균 역치 이하의 기울기는 62±1 mV/디케이드(decade)이다. 도 7에서의 전달 특성의 양방향성 게이트 전압 스위프는 역치 전압의 10 mV 미만의 히스테리시스를 보인다. 리세스형-게이트 트랜지스터(실선)는, 도 8에 도시된 바와 같이, 동일한 소스-대-드레인 거리(Lsd = 11㎛)를 지니는 평탄형 게이트 트랜지스터(파선)와 유사한 온(ON)-저항(R on = 10Ω·㎜)을 지닌다. 두 소자의 비교적 낮은 최대 드레인 전류는, 커다란 게이트 길이 및 게이트-대-소스 거리, 비교적 낮은 2DEG 밀도(7.1×1012 cm - 2) 및 최적화되지 않은 옴 접촉의 높은 접촉 저항(1.2Ω·㎜)에 기인한다.
커패시턴스-전압(C-V) 특성(도 9 참조)은 게이트-2DEG 오버랩 영역(도 5b 참조)으로부터 기생 커패시턴스를 감산한 후 리세스형-게이트 커패시터 상에서 측정되었다. C-V 특성은 양방향성 C-V 스위프 하에 1㎑ 내지 1㎒의 낮은 주파수 분산과 작은 히스테리시스를 지니는데, 이는 리세스형-게이트 영역에서 매우 낮은 유전체/반도체 계면 포획 밀도를 나타낸다.
게이트-대-소스 전압 V gs 의 함수로서의 GaN 노멀리-오프 MISFET의 유효 채널 전자 이동도, 즉, μ e 는 μ e = 1/(qN sh R ch)로부터 추출될 수 있으며, 여기서 q는 전자 전하(1.6 × 10 - 19 C)이고, R ch는 채널 시트 저항이며, N sh는 채널 축적 전하 밀도(㎝ - 2)이다. R ch는 도 10에서 R on 대 L rec-g 곡선의 기울기로부터 추출된다. N sh는 도 9에서 1-㎒ C-V 특성을 적분함으로써 추출되었다. R ch, N sh 및 μ e 는 리세스형-게이트 홀 구조로부터 게이티드-홀 측정치 데이터와 함께 표 1에 요약되어 있다. dc 특성으로부터의 추출된 R ch는 게이티드-홀 측정치와 일치한다. C-V 측정치로부터의 추출된 N sh는 게이티드-홀 측정치보다 더 크며, V gs 가 증가함에 따라 그 차이는 증가한다. 이것은 보다 높은 V gs 에서 채널 전자의 증가량이 AlGaN 장벽을 극복하고 게이트 유전체/반도체 계면에서 축적되기 때문이다.
Figure pct00001
이들 전자는 합금 산란(alloy scattering) 및 게이트 유전체 계면 조도 산란(gate dielectric interface roughness scattering)으로 인해 낮은 이동도를 지니므로, 이들은 채널 전류에 적게 기여하고, 심지어 높은 게이트 전압에서도 R on으로 변화되지 못한다(도 10 참조). 따라서, 게이티드-홀 측정치는 단지 AlGaN/GaN 계면에서의 2DEG를 측정하며, 이는 C-V 특성으로 추출된 값보다 더 낮은 N sh를 지닌다. 도 11에 도시된 바와 같이, 낮은 N sh에서의 μ e 의 증가는 이온화된 불순물의 선별 및 전위(dislocation)에 기인하며, 높은 N sh에서의 μ e 의 감소는 합금 산란 및 계면 조도 산란의 증가에 기인한다. 최대 유효 이동도는 1131 cm2 ·V - 1·s - 1이고, 이것은 노멀리 오프 GaN MISFET에 대해 앞서 보고된 결과와 비교해서 크게 개선되어 있다.
3 단자 파괴 전압 전압(BV)은 V gs = 0V, Lrec-g =3㎛ 및 Lgd = 8㎛에서 리세스형-게이트 GaN MISFET에 대해 측정하였다. 드레인 누설 전류는, 도 12에 도시된 바와 같이, 50V의 드레인 전압에서 (게이트의 드레인 측에서) 게이트 유전체의 파괴 전에 68 nA/㎜이다.
부가적인 양상
본 명세서에 기재된 장치 및 수법의 각종 양상은, 단독으로, 조합하여, 또는 앞서의 설명에 기재된 실시형태에서 충분히 논의되지 않은 각종 배열에 이용될 수 있으므로, 앞서의 설명에 기술되거나 혹은 도면에 예시된 구성요소들의 상세 및 배열에 그의 적용이 제한되는 것은 아니다. 예를 들어, 일 실시형태에 기재된 양상들은 다른 실시형태들에 기재된 양상들과 임의의 방식으로 조합될 수 있다.
청구항 요소를 변경하기 위하여 청구항들에서 "제1", "제2", "제3" 등과 같은 통상의 용어의 사용은, 그 자체로 하나의 청구항 구성요소의 다른 혹은 일시적 순서에 대해서 임의의 우선권, 선행 혹은 수순을 함축하는 것은 아니며, 여기서 청구항 구성요소들을 구별하기 위하여 방법의 동작들이 수행되지만 이들은 단지 소정의 명칭을 가진 하나의 청구항 구성요소를 동일한 명칭(그러나 통상의 용어의 사용을 위함)을 지니는 다른 구성요소로부터 구별하기 위한 표지들로서 사용될 뿐이다.
또한, 본 명세서에서 이용된 어법 및 용어는 설명의 목적을 위한 것이고, 제한으로서 간주되어서는 안 된다. 본 명세서에서의 "포함하는"(including), "포함하는"(comprising) 또는 "구비하는"(혹은 가지는 또는 갖는) 또는 이들의 변형어는 추가의 항목뿐만 아니라 이후에 열거되는 항목 및 그의 등가물을 포괄하는 것을 의미한다. 예를 들어, 특정 재료를 "포함하는", "포함하는" 또는 "구비하는", "함유하는", "내포하는"으로서 지칭되는 장치, 구조(물), 소자, 층 또는 영역은 적어도 열거된 재료 및 존재할 수도 있는 기타 임의의 요소 혹은 재료를 포괄하도록 의도된다. "로 본질적으로 이루어진"이란 부분적으로 제약을 두지 않는 어구는, 도펀트의 존재를 포함하여, 열거된 재료를 본질적으로 포괄하는 것이며, 비교적 소량의 기타 재료의 존재를 불가능하게 하는 것은 아니다.

Claims (36)

  1. 트랜지스터로서,
    채널층; 및
    제1 반도체 재료를 포함하는 제1 층과 제2 반도체 재료를 포함하는 제2층을 포함하는 장벽층으로서, 상기 제1 층이 제2 층 위에 배치되고, 상기 제1 반도체 재료가 건식 에칭 공정을 이용해서 제2 반도체 재료 위에 선택적으로 에칭가능하며, 적어도 상기 제1 층에 게이트 리세스가 배치되는, 상기 장벽층; 및
    상기 게이트 리세스에 배치된 게이트를 포함하는, 트랜지스터.
  2. 제1항에 있어서, 상기 제2 반도체 재료는 습식 에칭 공정을 이용해서 상기 제2 층의 위쪽 및/또는 아래쪽에 있는 층에 관하여 선택적으로 에칭 가능한, 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 리세스는 상기 제2 층에 더 배치되는, 트랜지스터.
  4. 제1항에 있어서, 상기 제1 반도체 재료는 제1의 III-N 반도체 재료를 포함하고, 상기 제2 반도체 재료는 제2의 III-N 반도체 재료를 포함하는, 트랜지스터.
  5. 제4항에 있어서, 상기 제1 반도체 재료는 BwAlxInyGazN 재료(x는 0.25 미만임)를 포함하고, 상기 제2 반도체 재료는 BwAlxInyGazN 재료(y는 0.5 초과임)를 포함하는, 트랜지스터.
  6. 제5항에 있어서, 상기 제1 반도체 재료는 GaN을 포함하고, 상기 제2 반도체 재료는 AlN을 포함하는, 트랜지스터.
  7. 제1항에 있어서, 상기 채널층에 캐리어(carrier)들을 제공하기 위하여 도핑된 영역을 더 포함하는, 트랜지스터.
  8. 제7항에 있어서, 상기 도핑된 영역은 분극화 도핑(polarization doped)되거나, n-형 도펀트를 포함하거나, 또는 p-형 도펀트를 포함하는, 트랜지스터.
  9. 제7항에 있어서, 상기 도핑된 영역은 상기 제1 층 내에 있고/있거나, 상기 제1 층의 위쪽 및/또는 아래쪽에 있는 캐리어 도너층 내에 있고, 상기 도핑된 영역은 상기 게이트 리세스 외부에 그리고 상기 트랜지스터의 상기 게이트와 소스 사이에 및/또는 상기 트랜지스터의 상기 게이트와 드레인 사이에 있는, 트랜지스터.
  10. 제9항에 있어서, 상기 도핑된 영역은 적어도 부분적으로 상기 캐리어 도너층에 있고, 상기 캐리어 도너층은 III-N 반도체 재료를 포함하는, 트랜지스터.
  11. 제10항에 있어서, 상기 캐리어 도너층은 상기 제1 층과 동일한 반도체 재료를 포함하는, 트랜지스터.
  12. 제1항에 있어서, 상기 채널층과 상기 제2 층 사이에 밴드 오프셋 층(band offset layer)을 더 포함하되, 상기 밴드 오프셋 층은 III-N 반도체 재료를 포함하는, 트랜지스터.
  13. 제1항에 있어서, 상기 장벽층은 제3 반도체 재료를 포함하는 제 3층 및 제4 반도체 재료를 포함하는 제4 층을 더 포함하되, 상기 제3 층은 상기 제4 층 위에 배치되고, 상기 제3 반도체 재료는 건식 에칭 공정을 이용해서 상기 제4 반도체 재료 위에 선택적으로 에칭 가능한, 트랜지스터.
  14. 제13항에 있어서, 상기 제4 반도체 재료는 습식 에칭 공정을 이용해서 상기 제3 반도체 재료 위에 선택적으로 에칭 가능한, 트랜지스터.
  15. 제13항에 있어서, 상기 제1 반도체 재료는 상기 제3 반도체 재료와 동일한 재료이고, 상기 제2 반도체 재료는 상기 제4 반도체 재료와 동일한 재료인, 트랜지스터.
  16. 제1항에 있어서, 상기 제1 반도체 재료는 플루오르계 건식 에칭 공정을 이용해서 상기 제2 반도체 재료 위에 선택적으로 에칭 가능하고, 상기 제2 반도체 재료는 TMAH 기반 습식 에칭 공정, KOH 기반 습식 에칭 공정 또는 디지털 에칭을 이용해서 에칭 가능한, 트랜지스터.
  17. 제1항에 있어서, 상기 트랜지스터는 소스 영역 및 드레인 영역을 더 포함하고, 상기 게이트는 상기 소스 영역과 상기 드레인 영역 사이에 있는, 트랜지스터.
  18. 제17항에 있어서, 상기 게이트 리세스 밑에 있는 상기 장벽층의 두께는, 상기 트랜지스터가 노멀리-오프 트랜지스터(normally-off transistor)가 되도록 임계 두께 이하인, 트랜지스터.
  19. 반도체 구조물로서,
    제1 반도체 재료를 포함하는 제1 층; 및
    제2 반도체 재료를 포함하는 제2 층을 포함하되,
    상기 제1 층은 상기 제2 층 위에 배치되고, 상기 제1 반도체 재료는 건식 에칭 공정을 이용해서 상기 제2 반도체 재료 위에 선택적으로 에칭 가능하며, 적어도 상기 제1 층에 리세스가 배치되는, 반도체 구조물.
  20. 제19항에 있어서, 상기 제2 반도체 재료는 습식 에칭 공정을 이용해서 상기 제2 층의 위쪽 및/또는 아래쪽에 있는 층에 관하여 선택적으로 에칭 가능한, 반도체 구조물.
  21. 제19항에 있어서, 상기 리세스는 상기 제2 층에 더 배치되는, 반도체 구조물.
  22. 제19항에 있어서, 상기 제1 반도체 재료는 제1의 III-N 반도체 재료를 포함하고, 상기 제2 반도체 재료는 제2의 III-N 반도체 재료를 포함하는, 반도체 구조물.
  23. 제22항에 있어서, 상기 제1 반도체 재료는 BwAlxInyGazN 재료(x는 0.25 미만임)를 포함하고, 상기 제2 반도체 재료는 BwAlxInyGazN 재료(y는 0.5 초과임)를 포함하는, 반도체 구조물.
  24. 제23항에 있어서, 상기 제1 반도체 재료는 GaN을 포함하고, 상기 제2 반도체 재료는 AlN을 포함하는, 반도체 구조물.
  25. 반도체 구조물로서,
    제1 반도체 재료를 포함하는 제 1층; 및
    제2 반도체 재료를 포함하는 제2 층을 포함하되,
    상기 제1 층은 상기 제2 층 위에 배치되고, 상기 제1 반도체 재료는 제1 에칭 공정을 이용해서 상기 제2 반도체 재료 위에 선택적으로 에칭 가능하며, 적어도 상기 제1 층에 리세스가 배치되는, 반도체 구조물.
  26. 제25항에 있어서, 상기 제2 반도체 재료는 제2 에칭 공정을 이용해서 상기 제2 층의 위쪽 및/또는 아래쪽에 있는 층에 관하여 선택적으로 에칭 가능한, 반도체 구조물.
  27. 제25항에 있어서, 상기 리세스는 상기 제2 층에 더 배치되는, 반도체 구조물.
  28. 제25항에 있어서, 상기 제1 반도체 재료는 제1의 III-N 반도체 재료를 포함하고, 상기 제2 반도체 재료는 제2의 III-N 반도체 재료를 포함하는, 반도체 구조물.
  29. 제28항에 있어서, 상기 제1 반도체 재료는 BwAlxInyGazN 재료(x는 0.25 미만임)를 포함하고, 상기 제2 반도체 재료는 BwAlxInyGazN 재료(y는 0.5 초과임)를 포함하는, 반도체 구조물.
  30. 제29항에 있어서, 상기 제1 반도체 재료는 GaN을 포함하고, 상기 제2 반도체 재료는 AlN을 포함하는, 반도체 구조물.
  31. 리세스를 포함하는 반도체 구조물을 형성하는 방법으로서, 상기 방법은,
    제1 에칭 공정을 이용해서 제1 층에 영역을 에칭하는 단계를 포함하되, 상기 제1 층은 제1 반도체 재료를 포함하며, 상기 제1 에칭 공정은 상기 제1 층 밑에 있는 제2 층에서 멈추고, 상기 제2 층은 제2 반도체 재료를 포함하며,
    상기 제1 반도체 재료는 제1의 III-N 반도체 재료를 포함하고, 상기 제2 반도체 재료는 제2의 III-N 반도체 재료를 포함하는, 반도체 구조물의 형성방법.
  32. 제31항에 있어서, 제2 에칭 공정을 이용해서 상기 제1 층을 통해서 상기 제2 층의 영역을 에칭하는 단계를 더 포함하는, 반도체 구조물의 형성방법.
  33. 제32항에 있어서, 상기 제1 에칭 공정은 건식 에칭 공정이고, 상기 제2 에칭 공정은 습식 에칭 공정인, 반도체 구조물의 형성방법.
  34. 제33항에 있어서, 상기 제1 반도체 재료는 BwAlxInyGazN 재료(x는 0.25 미만임)를 포함하고, 상기 제2 반도체 재료는 BwAlxInyGazN 재료(y는 0.5 초과임)를 포함하며, 상기 건식 에칭 공정은 플루오르계 건식 에칭 공정을 포함하고, 상기 습식 에칭 공정은 TMAH 기반 습식 에칭 공정, KOH 기반 습식 에칭 공정 또는 디지털 에칭을 포함하는, 반도체 구조물의 형성방법.
  35. 제31항에 있어서, 상기 리세스에 전극을 형성하는 단계를 더 포함하는, 반도체 구조물의 형성방법.
  36. 제35항에 있어서, 상기 리세스에 전극을 형성하는 단계는 상기 리세스에 트랜지스터의 게이트, 소스 또는 드레인을 형성하는 단계를 포함하는, 반도체 구조물의 형성방법.
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