JP2015536570A - 半導体構造およびリセス形成のエッチング技術 - Google Patents

半導体構造およびリセス形成のエッチング技術 Download PDF

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Abstract

半導体構造は、第１の半導体材料を含む第１の層、および第２の半導体材料を含む第２の層を有する。第１の半導体材料は、第１のエッチング・プロセスを用いて、第２の半導体材料に対して選択的にエッチング可能である。第１の層は、第２の層の上に配設される。少なくとも第１の層の中に、リセスが配設される。また、リセスを含む半導体構造を形成する方法も記載される。方法は、第１のエッチング・プロセスを用いて、第１の層の１つの領域をエッチングする工程を含む。第１の層は第１の半導体材料を含む。第１のエッチング・プロセスは、第１の層より下の第２の層で停止する。第２の層は第２の半導体材料を含む。

Description

本明細書では、半導体構造および半導体構造を形成するためのプロセスについて記載する。トランジスタのゲート・リセスなど、半導体構造の中にリセスを形成するためのエッチング技術について記載する。そうした技術を用いて、例として、パワー・エレクトロニクス、電力増幅およびデジタル・エレクトロニクスに使用するための高性能トランジスタを製造することができる。
先進の輸送システム、より強固なエネルギー送達網、ならびに高効率の発電および電気変換への新しい手法のために、改善されたパワー・トランジスタが望まれている。パワー・トランジスタの用途には、たとえば電源、カー・エレクトロニクス、自動化された工場設備、モータ制御装置、走行用モータの駆動装置、高電圧直流（ＨＶＤＣ）エレクトロニクス、ランプ・バラスト、電気通信回路および表示駆動装置が含まれる。そうしたシステムは、電圧を昇圧または降圧するために効率的な変換器に依拠しており、大電圧を遮断すること、および／または大電流を運ぶことが可能なパワー・トランジスタを使用している。たとえばハイブリッド車両では、５００Ｖ超のブロッキング電圧を有するパワー・トランジスタを用いて、バッテリからのＤＣ電力をＡＣ電力に変換して電気モータを動作させる。
そうした用途に用いられる従来のパワー・デバイス（たとえば、トランジスタまたはダイオード）は、ケイ素で作られる。しかしながら、ケイ素の限られた臨界電場およびその比較的高い抵抗によって、利用可能な市販のデバイス、回路およびシステムは、きわめて大きく重いものになり、動作周波数は低い。したがって、そうした市販のデバイスは、次世代のハイブリッド車両および他の用途には不適切である。
高いブロッキング電圧および低いオン抵抗を要求する高効率のパワー・エレクトロニクスをもたらす可能性を提供するものとして、窒化物半導体デバイスが提案されている。
幾つかの実施形態による、２層バリア構造を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、２層バリア構造を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、２層バリア構造を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、２層バリア構造を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、キャリア・ドナー層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、キャリア・ドナー層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、キャリア・ドナー層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、キャリア・ドナー層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、バンド・オフセット層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、バンド・オフセット層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、バンド・オフセット層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、バンド・オフセット層を有する半導体構造、およびその半導体構造の中にリセスを形成するためのエッチング・プロセスの図。 幾つかの実施形態による、複数の２層バリア構造を有する半導体構造の図。 例示的なトランジスタに対するバンド構造および電子密度と位置の関係を表す図。 幾つかの実施形態による例示的なトランジスタの構造の図。 エッチング継続時間に応じたエッチング深さのプロット図。 ３５０秒間ドライ・エッチングされ、引き続きＴＭＡＨによってウェット・エッチングされたサンプルのＸＰＳのＦ１ｓ信号のプロット図。 二方向性のゲート掃引によるＶｄｓ＝０．１ＶにおけるＩｄ−Ｖｇｓ特性のプロット図。 Ｌｒｅｃ−ｇ＝３μｍ、およびＬｇｓ＝Ｌｇｄ＝４μｍであるリセス・ゲート・トランジスタ（実線）、ならびにＬｇ＝８μｍ、およびＬｇｓ＝Ｌｇｄ＝１．５μｍの場合に同じＬｓｄを有するプレーナ・ゲート・トランジスタ（点線）に対するＩｄ−Ｖｄｓ特性のプロット図。 二方向性の掃引を用いて、１ｋＨｚ（実線）および１ＭＨｚ（点線）において測定されたリセス・ゲート・コンデンサのＣ−Ｖ特性のプロット図（挿入図は、点線の矩形領域を示す）。 Ｖｇｓ＝１〜３ＶにおけるＬｒｅｃ＿ｇの関数としてのＲｏｎのプロット図（各曲線の傾きがＲｃｈを与える）。 リセス・ゲートＧａＮ ＭＩＳＦＥＴの、Ｎｓｈの関数としての実効μｅおよびゲーテッド・ホールμｃのプロット図。 Ｖｇｓ＝０Ｖにおける、Ｌｒｅｃ−ｇ＝３μｍ、Ｌｇｓ＝８μｍを有するリセス・ゲート型のノーマリオフＧａＮ ＭＩＳＦＥＴの３端子のＢＶの測定値の図。
幾つかの実施形態は、チャネル層およびバリア層を含むトランジスタに関する。バリア層は、第１の半導体材料を含む第１の層と、第２の半導体材料を含む第２の層とを有する。第１の層は、第２の層の上に配設される。第１の半導体材料は、ドライ・エッチング・プロセスを用いて、第２の半導体材料に対して選択的にエッチング可能である。少なくとも第１の層の中に、ゲート・リセスが配設される。ゲート・リセスの中に、ゲートが配設される。
幾つかの実施形態は、第１の半導体材料を含む第１の層と、第２の半導体材料を含む第２の層とを有する半導体構造に関する。第１の層は、第２の層の上に配設される。第１の半導体材料は、ドライ・エッチング・プロセスを用いて、第２の半導体材料に対して選択的にエッチング可能である。少なくとも第１の層の中に、リセスが配設される。
幾つかの実施形態は、第１の半導体材料を含む第１の層と、第２の半導体材料を含む第２の層とを有する半導体構造に関する。第１の層は、第２の層の上に配設される。第１の半導体材料は、第１のエッチング・プロセスを用いて、第２の半導体材料に対して選択的にエッチング可能である。少なくとも第１の層の中に、リセスが配設される。
幾つかの実施形態は、リセスを含む半導体構造を形成する方法に関する。この方法は、第１のエッチング・プロセスを用いて、第１の層内の１つの領域をエッチングする工程を含む。第１の層は、第１の半導体材料を含む。第１のエッチング・プロセスは、第１の層
より下の第２の層で停止する。第２の層は、第２の半導体材料を含む。第１の半導体材料は、第１のＩＩＩ−Ｎ半導体材料を含む。第２の半導体材料は、第２のＩＩＩ−Ｎ半導体材料を含む。
前述の概要は例示として示され、限定することを意図したものではない。
図面では、様々な図に示される同一の構成要素またはほぼ同一の構成要素はそれぞれ、類似の参照符号によって表される。分かりやすくするために、すべての図面において、すべての構成要素にラベルが付けられていないことがある。図面は、必ずしも原寸に比例して示されておらず、本明細書に記載の技術およびデバイスの様々な態様を例示することに重点が置かれている。
ゲート・リセスは、たとえばＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）など窒化物半導体ベースのトランジスタを含めて、ある特定のタイプのトランジスタにとって重要な技術である。無線周波数（ＲＦ）ＡｌＧａＮ／ＧａＮ ＨＥＭＴでは、短チャネル効果を低減し、電流利得カットオフ周波数（ｆｔ）を改善するために、ゲート・リセス技術が用いられている。電力スイッチングの用途では、ＡｌＧａＮ／ＧａＮ ＨＥＭＴなどのノーマリオフ型の電界効果トランジスタを製造するために、ゲート・リセスが用いられている。ＧａＮおよびＡｌＧａＮはどちらも、湿式化学エッチャントに対してきわめて不活性であるため、ＡｌＧａＮ／ＧａＮデバイスにゲート・リセスを形成するためには、通常、塩素ベースのドライ・プラズマ・エッチングが用いられる。しかしながら、ドライ・プラズマ・エッチングには以下の２つの重要な欠点がある。すなわち、１）プラズマ損傷を生じさせて、高密度の欠陥状態を引き起こし、リセス領域におけるチャネル移動度を低下させる可能性がある、２）プラズマ・エッチング速度の変動のために、時限エッチングによってリセス深さを正確に制御することが困難になる可能性があり、それによって、相互コンダクタンス（ｇｍ）およびしきい値電圧（Ｖｔｈ）など、トランジスタのパラメータの変動を生じさせる。この問題は、異なるゲート長を有するデバイスが同じゲート・リセス・エッチング・プロセスにかけられるとき、異なるトランジスタのゲート長および／またはアスペクト比ではエッチング速度が異なる可能性があるため、さらに難しくなる。
本明細書では、半導体構造、ならびにプラズマによって引き起こされる損傷、およびエッチングに基づくプロセスの変動を低減または解消することができる、半導体構造を形成するためのプロセスについて記載する。エッチング深さを正確に制御し、凹んだ面にきわめて低い欠陥密度をもたらすことができる、リセス・エッチング製造技術が記載される。幾つかの実施形態において、本明細書に記載の半導体構造は、（１つまたは複数の）ＩＩＩ−Ｖ半導体材料、特に（１つまたは複数の）ＩＩＩ−窒化物（ＩＩＩ−Ｎ）半導体材料など、（１つまたは複数の）複合半導体材料で形成することができる。そうした技術を用いて、たとえばＲＦ ＩＩＩ−Ｎパワー・トランジスタおよび／またはノーマリオフ型のＩＩＩ−Ｎパワー・トランジスタなど、高性能のトランジスタを製造することができる。
本明細書に記載の技術は、異なる半導体材料（たとえば、異なるＩＩＩ−Ｎ半導体材料）の間のエッチング選択性を利用することができる。たとえば、ＧａＮは、ドライ・エッチング技術を用いて、Ａｌ含有量が高いＡｌＮ、ＡｌＧａＮ、ＩｎＡＩＮおよびＡｌＩｎＧａＮなどの材料に対して選択的にエッチングすることができる。幾つかの実施形態では、選択的なドライ・エッチング工程、その後のウェット・エッチング工程を用いて、リセス深さを正確に制御し、低密度の欠陥状態を有する表面をもたらすことができる。ウェット・エッチング工程は、実施される場合、選択的でも非選択的でもよい。ウェット・エッチング工程が選択的である場合、ウェット・エッチング技術を用いて、Ａｌ含有量が高いＡｌＮ、ＡｌＧａＮ、ＩｎＡＩＮおよびＡｌＩｎＧａＮを、Ａｌ含有量が低いＧａＮ、ＡｌＧａＮ、ＩｎＧａＮおよびＡｌＩｎＧａＮなどの材料に対して選択的にエッチングする
ことができる。しかしながら、本明細書に記載の技術は、ウェット・エッチング工程に限定されない。
図１Ａは、本明細書に記載のエッチング技術をそれに対して実施することができる、半導体構造１を示している。半導体構造１は、基板２、バッファ層４、チャネル層６およびバリア層８を含むことができる。バリア層８は、上側バリア層１０および下側バリア層１２を含む。幾つかの実施形態では、上側バリア層１０は、ドライ・エッチングなど第１のエッチング技術によってエッチング可能な材料で形成され、下側バリア層１２は、ウェット・エッチングなど第２のエッチング技術によってエッチング可能な材料で形成される。この実施形態では、下側バリア層１２は、上側バリア層１０をエッチングするために用いられる第１のエッチング技術によって実質的にエッチングされず、したがって、エッチ・ストップを形成する。次に、半導体構造１を形成することが可能な材料の例について記載する。
幾つかの実施形態では、基板２の上に、基板２の格子定数と異なる格子定数を有する半導体材料を形成することができる。幾つかの実施形態では、格子定数の違いに適応させるために、基板２とその上に重なる半導体材料との間にバッファ層４を含めることができる。基板２は、たとえばケイ素またはゲルマニウムなどのＩＶ族半導体材料を含むことができる。基板２の上に形成される半導体材料は、ＩＩＩ−Ｖ半導体材料（たとえば、ＩＩＩ−Ｎ材料）などの複合半導体材料を含むことができる。バッファ層４を用いて基板２と異なる格子定数の半導体材料との間の格子不整合に適応させるための適切な技術は、当業者には理解され、本明細書では詳述しない。幾つかの実施形態では、上に重なる（１つまたは複数の）複合半導体材料の形成に適切な格子定数を有する基板２を用いることができ、バッファ層４を省くことができる。たとえば、基板２は、ＧａＮ基板、ＺｎＯ基板、またはその上に形成される複合半導体材料の格子定数と同様の格子定数を有する材料からなる他の基板とすることができる。本明細書に記載の技術は、基板２またはバッファ層４に限定されない。
基板２、およびその上に形成される半導体材料の（１つまたは複数の）層は、単結晶とすることができ、また任意の適切な結晶方位を有することができる。複合半導体材料は、基板２または上に重なる層に含まれる場合、半導体材料の面において任意の適切な組成を有することができる。ＩＩＩ−Ｎ材料が含まれる場合、それはＮ面の組成またはＩＩＩ族面の組成を有することができる。たとえば、ＧａＮは、Ｎ面およびＧａ面、または無極性の方位で成長させることができる。
チャネル層６は、内部のチャネルの形成に適した半導体材料で形成することができる。幾つかの実施形態では、チャネル層６は、ＩＩＩ−Ｎ半導体材料などのＩＩＩ−Ｖ半導体材料を含むことができる。幾つかの実施形態では、チャネル層６は、窒化ガリウム（ＧａＮ）を含むことができる。幾つかの実施形態では、たとえばＢｗＡｌｘＩｎｙＧａｚＮ（ここで、ｗ、ｘ、ｙおよびｚはそれぞれ、０と１の間の（０および１を含む）任意の適切な値を有し、ｗ＋ｘ＋ｙ＋ｚ＝１）などの窒化物半導体材料を用いることができる。
幾つかの実施形態では、半導体構造１に半導体ヘテロ構造を形成することができる。たとえば、幾つかの実施形態では、Ｂｗ１Ａｌｘ１Ｉｎｙ１Ｇａｚ１Ｎを備えるバリア層８、およびＢｗ２Ａｌｘ２Ｉｎｙ２Ｇａｚ２Ｎを備えるチャネル層６を形成することができ、バリア層８の半導体材料は、チャネル層６の半導体材料より大きいバンド・ギャップおよび／または分極を有する。しかしながら、本明細書に記載の技術は、ヘテロ構造の形成に限定されない。
これまでに論じたように、幾つかの実施形態では、２つ以上の層を有するバリア層８を
形成することができる。たとえば、バリア層８は、第１のエッチング技術を用いてエッチング可能な第１の半導体材料の上側バリア層１０、および第２のエッチング技術を用いてエッチング可能な第２の半導体材料の下側バリア層１２を有する、「２層」バリア構造を含むことができる。幾つかの実施形態では、上側バリア層１０は、ドライ・エッチング・プロセスで選択的にエッチング可能な半導体材料、たとえばＧａＮ、またはたとえばＢｗＡｌｘＩｎｙＧａｚＮ（ここで、ｗ、ｘ、ｙおよびｚはそれぞれ、０と１の間の（０および１を含む）任意の適切な値を有し、ｗ＋ｘ＋ｙ＋ｚ＝１）などの他の窒化物半導体材料などを含むことができ、この組成は、ドライ・エッチング・プロセスを用いて窒化物半導体材料が選択的にエッチング可能であるようなものである。たとえば、上側バリア層１０は、ｘが０．２５より小さいＢｗＡｌｘＩｎｙＧａｚＮなどの半導体材料を含むことができる。
上側バリア層１０は、ドープされてもドープされなくてもよい。上側バリア層１０をドープすることによって、ゲートの下にない（１つまたは複数の）領域内のチャネル層にキャリアを供給することができる。ゲート・リセスの外側の、ゲートとソースの間および／またはゲートとドレインの間に、ドープされた領域を形成することができる。上側バリア層１０は、ドープされた領域を含む場合、分極ドープされるか、またはｎ型ドーパントもしくはｐ型ドーパントなどのドーパントを含むことが可能である。上側バリア層１０は、ドープされる場合、任意の適切なドーピング濃度および分布を有することができる。たとえば、ドーパントは、上側バリア層１０の下面、上側バリア層１０の上面、および／または他の場所に提供することができる。ドーピング・プロファイルは、均一でも不均一でもよい。幾つかの実施形態では、デルタ・ドーピングのプロファイルを用いることができる。上側バリア層１０がドープされる場合、たとえば注入または拡散などの任意の適切なドーピング技術を用いることができる。他の例として、上側バリア層１０を、上側バリア層１０の形成（たとえば、成長）の間にドープすることができる。幾つかの実施形態では、上側バリア層１０のドーピング・タイプは、チャネル領域内のキャリアと同じタイプのものとすることができる。たとえば、上側バリア層１０におけるドーピング・タイプは、ｎチャネル・トランジスタ用のｎ型、およびｐチャネル・トランジスタ用のｐ型とすることができる。幾つかの実施形態では、ドープされる領域を高濃度にドープすることができる。
下側バリア層１２は、ウェット・エッチング技術を用いてエッチング可能な半導体材料、たとえば窒化アルミニウム（ＡｌＮ）、またはたとえばＢｗＡｌｘＩｎｙＧａｚＮ（ここで、ｘ、ｙおよびｚはそれぞれ、０と１の間の（０および１を含む）任意の適切な値を有し、ｗ＋ｘ＋ｙ＋ｚ＝１）などの他の材料などを含むことができ、この組成は、ウェット・エッチング・プロセスを用いて窒化物半導体材料がエッチング可能であるようなものである。たとえば、下側バリア層１２は、ｘが０．５より大きいＢｗＡｌｘＩｎｙＧａｚＮなどの半導体材料を含むことができる。
本明細書におけるＢｗＡｌｘＩｎｙＧａｚＮまたは「ＢｗＡｌｘＩｎｙＧａｚＮ材料」への言及は、窒化物、ならびにホウ素、アルミニウム、インジウムおよびガリウムの１つまたは複数を有する半導体材料を指す。ＢｗＡｌｘＩｎｙＧａｚＮ材料の例は、実例として、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＧａＮおよびＢＡｌＩｎＧａＮを含む。ＢｗＡｌｘＩｎｙＧａｚＮ材料は、窒化物、ホウ素、アルミニウム、インジウムおよび／またはガリウムに加えて、他の材料を含むことができる。たとえば、ＢｗＡｌｘＩｎｙＧａｚＮ材料は、適切なドーパント（たとえば、ケイ素、ゲルマニウムなど）でドープすることができる。
第１および第２のエッチング技術を用いて図１Ａの半導体構造１にトランジスタを形成するプロセスを、図１Ｂ〜１Ｄに関して説明する。
図１Ｂに示すように、上側バリア層１０の一部を除去するために、第１のエッチング技術を用いて第１のエッチング工程を実施することができる。エッチングされる領域を決めるために、適切なマスキング・プロセスを用いることができる。第１のエッチング工程に用いられるエッチング技術は、上側バリア層１０の材料を下側バリア層１２の材料に対して選択的にエッチング可能である。第１のエッチング工程に用いられるエッチング・プロセスの選択性は、上側バリア層１０が下側バリア層１２より速い速度でエッチングされるように、１より大きくすることができる。幾つかの実施形態では、第１のエッチング工程に用いられるエッチング・プロセスの選択性は、上側バリア層１０が、下側バリア層１２がエッチングされる速度の３倍より大きい速度でエッチングされるように、３：１より大きくすることができる。
これまでに論じたように、第１のエッチング技術は、ドライ・エッチング技術（たとえば、反応性イオン・エッチング（ＲＩＥ）とも呼ばれるドライ・プラズマ・エッチング）を含むことができる。上側バリア層がＧａＮを含む場合には、たとえばフッ素ベースのエッチング・プロセスを用いることができる。図１Ｂは、ドライ・エッチング・プロセスを用いて、上側バリア層１０の領域を除去した後の半導体構造１を示している。下側バリア層１２は、その上面でドライ・エッチング・プロセスを停止させるエッチ・ストップとして働くことができる。ドライ・エッチング・プロセスは、下側バリア層１２の上面を損傷し、損傷領域１４を生じさせる可能性がある。しかしながら、幾つかの実施形態では、ドライ・エッチング・プロセスが重大な損傷をもたらさない可能性がある。幾つかの実施形態では、バリア層１２の損傷領域１４を、第２のエッチング工程における損傷領域１４の除去の前に酸化することができる。
図１Ｃに示すように、下側バリア層１２の一部を除去するために、第２のエッチング技術を用いて第２のエッチング工程を実施することができる。しかしながら、第２のエッチング工程は任意選択であり、実施は求められない。
第２のエッチング工程が実施される場合、第１のエッチング工程で上側バリア層１０の領域の除去によって形成された窓部において、下側のバリア１２の一部を除去することができる。幾つかの実施形態では、第２のエッチング工程に用いられるエッチング・プロセスは、下側バリア層１２を、たとえば上側バリア層１０など、下側バリア層１２の上に重なり、下側バリア層１２と接触している可能性がある層に対して選択的にエッチング可能である。幾つかの実施形態では、第２のエッチング工程に用いられるエッチング・プロセスは、下側バリア層１２を、チャネル層６および／またはバンド・オフセット層など、下側バリア層１２より下にあり、下側バリア層１２と接触している可能性がある層に対して選択的にエッチング可能である。下側バリア層１２の上側バリア層１０および／またはチャネル層６に対するエッチングの選択性は、下側バリア層１２のエッチングの速度が、上側バリア層１０および／またはチャネル層６のエッチングの速度より大きくなるように、１より大きくすることができる。幾つかの実施形態では、選択性は、下側バリア層１２が、上側バリア層１０および／またはチャネル層６の３倍より大きい速度でエッチングされるように、３：１より大きくすることができる。しかしながら、第２のエッチング工程は選択性である必要はなく、幾つかの実施形態では、下側バリア層１２を、上側バリア層１０またはチャネル層６に対して選択的にエッチングしなくてもよい。
これまでに論じたように、第２のエッチング工程に用いられるエッチング技術は、ウェット・エッチング技術とすることができる。図１Ｃは、ウェット・エッチング・プロセスを用いて、下側バリア層１２の領域を除去した後の半導体構造１を示している。ウェット・エッチング・プロセスは、損傷領域１４を除去することができ、その下面に損傷領域のないゲート・リセス１６の形成を可能にすることができる。ウェット・エッチング・プロセスは、図１Ｃに示すように下側バリア層１２の厚さ全体を除去すること、または下側バ
リア層１２の厚さの一部を除去することができる。幾つかの実施形態では、下側バリア層１２をエッチングするためにウェット・エッチング・プロセスを用いることによって、ゲート・リセス１６の深さに対する細かい制御を可能にし、プロセスによって引き起こされるトランジスタ特性の変動を低減または解消することができる。
図１Ｄに示すように、ゲート・リセス１６の中に、ゲート誘電体１８およびゲート２０を形成することができる。ゲート誘電体およびゲート２０には、任意の適切な材料を用いることができる。ゲート誘電体は、任意の適切な絶縁体で形成することができる。ゲート２０は、金属またはポリシリコンなど、任意の適切な導体または半導体で形成することができる。当業者には理解されるように、ソース領域Ｓおよびドレイン領域Ｄを形成することもできる。ソース領域Ｓおよび／またはドレイン領域Ｄは、金属および／またはドープされた半導体領域など、適切な導体または半導体で形成することができる。ソース領域Ｓおよび／またはドレイン領域Ｄは、オーム接触を有することができる。
幾つかの実施形態では、上側バリア層１０を、ソース領域および／またはドレイン領域内の下側バリア層１２に対して選択的にエッチング可能である。ソース領域および／またはドレイン領域内で下側バリア層１２をウェット・エッチングし、ソース領域および／またはドレイン領域内の残りのバリア層にオーミック・メタライゼーションを形成するようにすることができる。ソース領域および／またはドレイン領域を形成する、上側バリア層１０および／または下側バリア層１２のドライ・エッチングおよび／またはウェット・エッチングはそれぞれ、幾つかの実施形態ではゲート・リセスを形成するために用いられる（１つまたは複数の）同じエッチング・プロセスにおいて、または異なるプロセスにおいて実施することができる。
幾つかの実施形態では、バリア層８のゲート・リセスの形成後に残る部分は、ゲートの下での２次元電子ガス（２ＤＥＧ：ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ
ｇａｓ）の形成を妨げる限界厚さより小さい厚さを有することができ（たとえば、図５Ｂ参照）、それによって、ノーマリオフ・トランジスタが形成される。しかしながら、本明細書に記載の技術は、ノーマリオフ・トランジスタの形成に限定されず、ノーマリオン・トランジスタなど他のデバイスを形成するために用いることができる。
ノーマリオン・トランジスタおよびノーマリオフ・トランジスタの動作について、以下に概説する。ノーマリオフ・トランジスタが電圧をゲートに印加していないとき、トランジスタはオフ状態であり、実質的に非導電性である。ゲートに適切な電圧が印加されているとき、ノーマリオフ・トランジスタはオン状態であり、キャリアは、その主な伝導端子（たとえば、ソースとドレイン）の間を流れることができる。ノーマリオン・トランジスタが電圧をゲートに印加していないとき、トランジスタはオン状態であり、キャリアは、その主な伝導端子（たとえば、ソースとドレイン）の間を流れることができる。ノーマリオン・トランジスタが適切な電圧をゲートに印加しているとき、ノーマリオン・トランジスタはオフ状態であり、実質的に非導電性である。
幾つかの実施形態では、上側バリア層１０と異なる層によって、チャネル層６にキャリアを供給することができる。図２Ａ〜２Ｄは、半導体構造にキャリア・ドナー層２２が含まれる実施形態を示している。図２Ａ〜２Ｄの実施形態では、キャリア・ドナー層２２は、上側バリア層１０の上に形成される。しかしながら、キャリア・ドナー層２２を上側バリア層１０より下に、または他の場所に形成することができるため、本明細書に記載の技術は、この点において限定されない。幾つかの実施形態では、キャリア・ドナー層２２は、上側バリア層１０の材料と同じ材料で形成することができる。
キャリア・ドナー層２２は、ゲートの下の領域の外側のチャネル層にキャリアを供給す
ることができる。キャリア・ドナー層２２は、含まれる場合には、上側バリア層１０の任意選択のドーピングに関して、これまでに論じたものなど任意の適切なドーピング技術を用いてドープすることができる。ゲート・リセスの外側の、ゲートとソースの間および／またはゲートとドレインの間のキャリア・ドナー層２２の中に、ドープされた領域を形成することができる。キャリア・ドナー層２２をドープすることによって、ゲートの下にない（１つまたは複数の）領域内のチャネル層にキャリアを供給することができる。ドープされる領域は、分極ドープされるか、またはｎ型ドーパントもしくはｐ型ドーパントなどのドーパントを含むことができる。ドープされる領域は、任意の適切なドーピング濃度および分布を有することができる。たとえば、ドーパントは、キャリア・ドナー層２２の下面、キャリア・ドナー層２２の上面、および／または他の場所に提供することができる。ドーピング・プロファイルは、均一でも不均一でもよい。幾つかの実施形態では、デルタ・ドーピングのプロファイルを用いることができる。たとえば、注入または拡散などの任意の適切なドーピング技術を用いることができる。他の例として、キャリア・ドナー層２２を、キャリア・ドナー層２２の形成（たとえば、成長）の間にドープすることができる。幾つかの実施形態では、キャリア・ドナー層２２のドーピング・タイプは、チャネル領域におけるキャリアと同じタイプのものとすることができる。たとえば、キャリア・ドナー層２２におけるドーピング・タイプは、ｎチャネル・トランジスタ用のｎ型、およびｐチャネル・トランジスタ用のｐ型とすることができる。幾つかの実施形態では、ドープされる領域を高濃度にドープすることができる。キャリア・ドナー層２２が含まれる場合、幾つかの実施形態では、上側バリア層１０をドープしなくてもよい。
幾つかの実施形態では、キャリア・ドナー層２２を、ドライ・エッチング・プロセスによってエッチング可能な半導体材料で形成することができる。キャリア・ドナー層２２は、ＩＩＩ−Ｖ半導体材料、たとえばＢｗＡｌｘＩｎｙＧａｚＮ（ここで、ｗ、ｘ、ｙおよびｚはそれぞれ、０と１の間の（０および１を含む）任意の適切な値を有し、ｗ＋ｘ＋ｙ＋ｚ＝１）などのＩＩＩ−Ｎ半導体材料など、複合半導体を含むことができ、この組成は、ドライ・エッチング・プロセスを用いてＩＩＩ−Ｎ半導体材料がエッチング可能であるようなものである。図２Ａ〜２Ｄに示すように、バリア層２８は、キャリア・ドナー層２２、上側バリア層１０および下側バリア層１２を含むことができる。
幾つかの実施形態では、キャリア・ドナー層２２は、半導体構造（たとえば、チャネル領域内）に電場をつくることができる。ドーピング密度は、電場をつくるように必要に応じて調整することができる。幾つかの実施形態では、キャリア・ドナー層２２は、パッシベーション層として用いることができる。キャリア・ドナー層２２は、任意の適切な厚さを有することができる。幾つかの実施形態では、キャリア・ドナー層の厚さは５ｎｍより大きくすることができる。
図２Ｂに示すように、ドライ・エッチング・プロセスなどの第１のエッチング・プロセスを用いて、キャリア・ドナー層２２および上側バリア層１０の領域をエッチング除去することができる。図２Ｃに示すように、ウェット・エッチング・プロセスを用いて、下側バリア層１２の領域を除去することができる。図２Ｄに示すように、ゲート・リセスの中に、ゲート誘電体１８およびゲート２０を形成することができる。トランジスタのソース領域Ｓおよびドレイン領域Ｄを形成することができる。
幾つかの実施形態では、半導体構造は、チャネル層６と下側バリア層１２の間にバンド・オフセット層３２を含むことができる。バンド・オフセット層３２は、バリア層３８とチャネル層６の間のバンド・オフセットを大きくすることができる。図３Ａ〜３Ｄに示すように、バリア層３８は、上側バリア層１０、下側バリア層１２およびバンド・オフセット層３２を含むことができる。
図３Ｂに示すように、ドライ・エッチング・プロセスなどの第１のエッチング・プロセスを用いて、上側バリア層１０の領域をエッチング除去することができる。次いで、図３Ｃに示すように、ウェット・エッチング・プロセスを用いて、下側バリア層１２の領域を除去することができる。幾つかの実施形態では、バンド・オフセット層３２の上にゲートが形成されたとき、ノーマリオフ・トランジスタを生成するように、バンド・オフセット層３２をきわめて薄く、限界厚さより小さい厚さにすることができる。幾つかの実施形態では、バンド・オフセット層３２は、限界厚さより厚くなる可能性がある。バンド・オフセット層３２が限界厚さより厚いときには、ウェット・エッチング・プロセスを用いてバンド・オフセット層３２の少なくとも一部を除去し、残りの部分が限界厚さより小さい厚さを有するようにすることによって、ノーマリオフ・トランジスタを生成することができる。図２Ｄに示すように、ゲート・リセスの中に、ゲート誘電体１８およびゲート２０を形成することができる。トランジスタのソース領域Ｓおよびドレイン領域Ｄを形成することができる。任意選択で、図３Ａ〜３Ｄに示す実施形態は、キャリア・ドナー層２２（図３Ａ〜３Ｄには示さず）を含むことができる。
幾つかの実施形態では、半導体構造は、複数の「２層」バリア構造を含むことができる。任意の適切な数の「２層」バリア構造を含むことができる。たとえば図４に示すように、半導体構造４０は、それぞれが上側バリア層１０および下側バリア層１２を有する、第１の２層バリア構造８ａおよび第２の２層バリア構造８ｂを含むことができる。上側バリア層および下側バリア層は、図４では、２層バリア構造８ａについてはそれぞれ１０ａおよび１２ａと示され、２層バリア構造８ｂについてはそれぞれ１０ｂおよび１２ｂと示されている。２層バリア構造８ａおよび８ｂは、同じ構造および／もしくは組成、または異なる構造および／もしくは組成を有することができる。リセス、たとえばゲート・リセスを形成するために、第１のエッチング・プロセス（たとえば、ドライ・エッチング・プロセス）を実施して層１０ａの領域を除去し、次いで、第２のエッチング・プロセス（たとえば、ウェット・エッチング・プロセス）を実施して層１２ａの領域を除去することができる。次いで、第１のエッチング・プロセス（たとえば、ドライ・エッチング・プロセス）を実施して層１０ｂの領域を除去し、次いで、第２のエッチング・プロセス（たとえば、ウェット・エッチング・プロセス）を実施して層１２ｂの領域を除去することができる。これまでに論じたように、ゲート・リセスの中に、ゲート誘電体１８およびゲート２０を形成することができる。トランジスタのソース領域Ｓおよびドレイン領域Ｄを形成することができる。半導体構造４０に、バンド・オフセット層３２および／またはキャリア・ドナー層２２を含めることができる。しかしながら、バンド・オフセット層３２およびキャリア・ドナー層２２は任意選択であるため、本明細書に記載の技術はこの点において限定されない。
本明細書では、トランジスタのゲート・リセスを形成するために適用することができる、リセスを形成するための技術が記載される。そうした技術は、たとえばＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果型トランジスタ）およびＭＥＳＦＥＴ（金属−半導体電界効果型トランジスタ）などの任意のタイプの電界効果トランジスタを含む、任意の適切なタイプのトランジスタに適用することができる。
本明細書に記載の技術は、ゲート・リセスを形成するための技術に限定されない。そうした技術は、たとえば損傷がなく、均一かつ／または再現可能なエッチングが望まれる任意の他の用途に用いることができる。一例は、オーム接触抵抗を低減する、かつ／または金を含まないオーム接触を形成するためのオーミック・リセスの形成である。もう１つの例は、ＧａＮ発光ダイオードまたはレーザにおいて、ｎドープされた層にアクセスするための１つまたは複数のリセスの形成である。さらなる例は、ＩＩＩ−Ｎバイポーラ・トランジスタにおいて、ベース層および／またはコレクタ層にアクセスするための１つまたは複数のリセスの形成である。
本明細書に記載の技術の少なくとも幾つかに従って製造されたゲート・リセスを有するトランジスタの実験結果を含む、非限定的な実施例を以下に示す。
実施例
例示的な実施形態では、上側バリア層１０をＧａＮで形成することができ、下側バリア層１２をＡｌＮで形成することができる。ＧａＮは、フッ素ベースのドライ・エッチングによって、ＡｌＮに対して選択的にエッチングすることができる。ＡｌＮは、水酸化カリウム（ＫＯＨ）および／もしくは水酸化テトラメチルアンモニウム（ＴＭＡＨ：ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）などの塩基を用いたウェット・エッチング・プロセスによって、またはデジタル・エッチング・プロセスによって、ＧａＮに対して選択的にエッチングすることができる。デジタル・エッチング・プロセスは当業者には理解されており、本明細書では詳述しない。しかしながら、これらは単なる例であり、任意の適切なエッチャントを用いることができる。
図５Ａは、例示的なトランジスタに対する、バンド構造および電子密度と位置の関係を表すプロットを示している。図５Ｂは、幾つかの実施形態による例示的なトランジスタの構造を示している。図５Ｂに示す構造を有する例示的なデバイスが製造された。その構造は、１０．１６センチメートル（４インチ）のシリコン基板の上に、金属−有機化学気相成長によって成長させた。構造は、３〜６×１０１８ｃｍ−３のＳｉドーピングを有する２２ｎｍのＧａＮ：Ｓｉキャップ層／１．５ｎｍのＡｌＮ／３ｎｍのＡｌ０．１５Ｇａ０．８５Ｎ／１．２μｍのｉ−ＧａＮ／２．８μｍのバッファ／ｐ型Ｓｉ（１１１）基板を含む。ホール測定により、７．１±０．１×１０１２ｃｍ−２のシート電荷密度の場合、５７９±１１Ω／ｓｑのシート抵抗、および１５２９±１８ｃｍ２・Ｖ−１・ｓ−１の２次元電子ガス（２ＤＥＧ）の移動度が示される。デバイスの製造は、メサ分離法、および８７０℃において３０秒間アニールしたＴｉ／Ａｌ／Ｎｉ／Ａｕのオーム接触の形成から始まった。リセス・ゲート・トランジスタを製造するために、リセス・ゲート領域内のｎ−ＧａＮキャップを、フッ素ベースの電子−サイクロトロン−共鳴反応性イオン・エッチング（ＥＣＲ−ＲＩＥ）によって、ＡｌＮ層に対して選択的にエッチングした。フッ化アルミニウム（ＡｌＦ３）の不揮発性により、３５ｍｔｏｒｒ、１００ＷのＥＣＲ出力および１００ＶのＤＣバイアス（ｂｉａｓ）における、５ｓｃｃｍ ＢＣｌ３／３５ｓｃｃｍ
ＳＦ６のガス流量の場合に、ＧａＮのＡｌＮに対するきわめて高いエッチング選択性が得られる。７０秒のオーバエッチングを含む３５０秒のエッチングを用いて、リセス深さを原子間力顕微鏡によって測定した図６Ａに示すように、ｎ−ＧａＮ層を均一かつ完全に除去した。次いで、ＡｌＮ層の表面を低エネルギーの酸素プラズマによって酸化し、室温で水酸化テトラメチルアンモニウム（ＴＭＡＨ）に１分浸すことによってウェット・エッチングして、ドライ・エッチングの損傷を除去した。図６ＢのＸ線光電子分光法（ＸＰＳ）の測定に示すように、ＴＭＡＨウェット・エッチングの後には、ドライ・エッチング工程からのフッ素の存在が著しく低減した。ＵＶオゾンおよびＨＣｌの表面洗浄の後、次いで、２５０℃における原子層堆積によって１０ｎｍのＡｌ２Ｏ３ゲート誘電体を堆積させ、形成ガス中で５００℃において１分間アニールした。図５Ｂに示すように、２．５μｍのオーバハング長を有する、リセス・ゲート領域を覆うＮｉ／Ａｕゲート電極を堆積させた。次いで、サンプルを４００℃の形成ガス中で５分間アニールして、Ａｌ２Ｏ３における正の固定電荷を低減させた。リセス・ゲート・トランジスタは、３〜２０μｍの範囲にわたるリセス・ゲート長Ｌｒｅｃ＿ｇを有する。
図７および８に、リセス・ゲートＧａＮ ＭＩＳＦＥＴのｄｃ（直流）特性を示す。デバイスのしきい値電圧Ｖｔｈは、Ｖｔｈ＝Ｖｇｓｉ−０．５Ｖｄｓ（ここで、Ｖｇｓｉは、図７に示すように、Ｉｄ−Ｖｇｓ曲線の直線外挿からの遮断電圧である）として定められる。デバイスを線形動作の領域に置くために、小さいドレイン電圧（Ｖｄｓ＝０．１Ｖ）を印加した。１３を超えるデバイスを平均すると、リセス・ゲートＧａＮ ＭＩＳＦＥ
Ｔは、０．３０±０．０４Ｖの均一なＶｔｈを有する。平均のサブスレッショルド・スロープは、６２±１ｍＶ／ｄｅｃａｄｅである。図７の伝達特性における二方向性のゲート電圧掃引は、しきい値電圧で１０ｍＶ未満のヒステリシスを示している。図８に示すように、リセス・ゲート・トランジスタ（実線）は、同じソース−ドレイン間距離（Ｌｓｄ＝１１μｍ）を有するプレーナ・ゲート・トランジスタ（点線）と同様のオン抵抗（Ｒｏｎ＝１０Ω・ｍｍ）を有する。両方のデバイスの比較的低い最大ドレイン電流は、長いゲート長およびゲート−ソース間距離、比較的低い２ＤＥＧ密度（７．１×１０１２ｃｍ−２）、ならびに最適化されていないオーム接触の高い接触抵抗（１．２Ω・ｍｍ）によるものである。
寄生容量をゲートの２ＤＥＧのオーバラップ領域（図５Ｂ参照）から差し引いた後、リセス・ゲート・コンデンサについて、容量−電圧（Ｃ−Ｖ）特性（図９参照）を測定した。Ｃ−Ｖ特性は、１ｋＨｚ〜１ＭＨｚの間の低い周波数分散、および二方向性のＣ−Ｖ掃引の下での小さいヒステリシスを有し、それは、リセス・ゲート領域では誘電体／半導体界面のトラップ密度がきわめて低いこと示している。
ＧａＮノーマリオフＭＩＳＦＥＴの実効チャネル電子移動度、すなわちμｅを、ゲート−ソース間電圧Ｖｇｓの関数として、μｅ＝１／（ｑＮｓｈＲｃｈ）（ただし、ｑは電子電荷（１．６×１０−１９Ｃ）であり、Ｒｃｈはチャネルのシート抵抗であり、Ｎｓｈはチャネルの蓄積電荷密度（ｃｍ−２単位）である）から得ることができる。Ｒｃｈは、図１０のＲｏｎ対Ｌｒｅｃ＿ｇの曲線の傾きから得られた。Ｎｓｈは、図９の１ＭＨｚのＣ−Ｖ特性を積分することによって得られた。Ｒｃｈ、Ｎｓｈおよびμｅを、リセス・ゲートのホール構造からのゲーテッド・ホール測定のデータと共にテーブル１にまとめる。ｄｃ特性から得られたＲｃｈは、ゲーテッド・ホール測定と一致する。Ｃ−Ｖ測定から得られたＮｓｈは、ゲーテッド・ホール測定より大きく、Ｖｇｓが大きくなるにつれて差が増大する。これは、より高いＶｇｓでは、チャネル電子の増加量がＡｌＧａＮバリアに打ち勝ち、ゲート誘電体／半導体界面に蓄積するためである。
テーブル１
ＤＣ／Ｃ−Ｖ測定およびゲーテッド・ホール測定から得られた、Ｖｇｓ（Ｖ）に応じたチャネル抵抗Ｒｃｈ（Ω／ｓｑ）、電荷密度Ｎｓｈ（×１０１２ｃｍ−２）および電子移動度μｅ（ｃｍ２・Ｖ−１・ｓ−１）。Ｖｇｓ＝１Ｖでは、Ｒｃｈは信頼性のあるホール測定値を得るには大きすぎる。
こうした電子は、合金散乱およびゲート誘電体の界面ラフネス散乱によって低い移動度を有するため、チャネル電流に少ししか寄与せず、高いゲート電圧においてもＲｏｎに変化をもたらさない（図１０参照）。したがって、ゲーテッド・ホール測定のみがＡｌＧａＮ／ＧａＮ界面での２ＤＥＧを測定し、それはＣ−Ｖ特性から得られる値より低いＮｓｈ
を有する。図１１に示すように、低いＮｓｈでのμｅの増加は、イオン化した不純物および転移のスクリーニングのためであり、高いＮｓｈでのμｅの減少は、増大する合金散乱および界面ラフネス散乱のためである。最大の実効移動度は、１１３１ｃｍ２・Ｖ−１・ｓ−１であり、これは、これまでに報告されたノーマリオフＧａＮ ＭＩＳＦＥＴに関する結果と比べて大幅に改善されている。
Ｖｇｓ＝０Ｖ、およびＬｒｅｃ＿ｇ＝３μｍ、およびＬｇｄ＝８μｍの場合のリセス・ゲートＧａＮ ＭＩＳＦＥＴについて、３端子の絶縁破壊電圧（ＢＶ）を測定した。図１２に示すように、５０Ｖのドレイン電圧におけるゲート誘電体（ゲートのドレイン側）の絶縁破壊前、ドレインの漏れ電流は６８ｎＡ／ｍｍである。
他の態様
本明細書に記載の装置および技術の様々な態様は、単独で、組み合わせて、または前述の説明に記載した実施形態では具体的に論じられていない様々な配置で使用することが可能であり、したがって、その用途において、前述の説明で述べた、または図面に示した細部および構成要素の配置に限定されない。たとえば、１つの実施形態に記載した態様を、他の実施形態に記載した態様と任意の形で組み合わせることができる。
特許請求の範囲における、請求項の要素を修飾する「第１の」、「第２の」、「第３の」などの順序を表す単語の使用は、それだけでは、ある請求項の要素の別の請求項の要素に対する優先、先行もしくは順序、または方法の行為が実行される時間的順序を意味するものではなく、単に、請求項の要素を区別するために、ある特定の名前を有するある請求項の要素を（順序を表す単語の使用を除いて）同一の名前を有する別の要素から区別するためのラベルとして使用される。
また、本明細書において使用される表現および用語は、説明のためのものであり、限定するものとみなすべきではない。「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」または「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「伴う（ｉｎｖｏｌｖｉｎｇ）」、およびそれらの変形の本明細書における使用は、その後に列挙される項目およびその同等物、ならびに追加項目を包含することが意図される。たとえば、特定の材料を「含む（ｉｎｃｌｕｄｉｎｇ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」または「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「伴う（ｉｎｖｏｌｖｉｎｇ）」と述べられた装置、構造、デバイス、層または領域は、少なくとも列挙された材料、および存在する可能性がある任意の他の要素または材料を包含することが意図される。特に非限定的な句「本質的に〜からなる（ｃｏｎｓｉｓｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」は、列挙された材料を本質的に包含することが意図され、ドーパントの存在を含む、比較的少量の他の材料の存在を解消するものではない。

Claims (36)

  1. トランジスタであって、
    チャネル層と、
    第１の半導体材料を含む第１の層と第２の半導体材料を含む第２の層とを備えるバリア層であって、前記第１の層は、前記第２の層の上に配設され、前記第１の半導体材料は、ドライ・エッチング・プロセスを用いて、前記第２の半導体材料に対して選択的にエッチング可能であり、少なくとも前記第１の層の中に、ゲート・リセスが配設される、バリア層と、
    前記ゲート・リセスの中に配設されるゲートと
    を備えるトランジスタ。
  2. 前記第２の半導体材料は、ウェット・エッチング・プロセスを用いて、前記第２の層より上、下、またはその両方の層に対して選択的にエッチング可能である、請求項１に記載のトランジスタ。
  3. 前記ゲート・リセスは、前記第２の層の中にさらに配設される、請求項１に記載のトランジスタ。
  4. 前記第１の半導体材料は第１のＩＩＩ−Ｎ半導体材料を含み、前記第２の半導体材料は第２のＩＩＩ−Ｎ半導体材料を含む、請求項１に記載のトランジスタ。
  5. 前記第１の半導体材料は、ｘが０．２５より小さいＢｗＡｌｘＩｎｙＧａｚＮ材料を含み、前記第２の半導体材料は、ｙが０．５より大きいＢｗＡｌｘＩｎｙＧａｚＮ材料を含む、請求項４に記載のトランジスタ。
  6. 前記第１の半導体材料はＧａＮを備え、前記第２の半導体材料はＡｌＮを備える、請求項５に記載のトランジスタ。
  7. 前記チャネル層にキャリアを提供するために、ドープされた領域をさらに備える、請求項１に記載のトランジスタ。
  8. 前記ドープされた領域は、分極ドープされるか、ｎ型ドーパントを含むか、またはｐ型ドーパントを含む、請求項７に記載のトランジスタ。
  9. 前記ドープされた領域は、前記第１の層の中にあるか、前記第１の層より上、下、またはその両方のキャリア・ドナー層の中にあるか、またはその両方にあり、前記ドープされた領域は、前記ゲート・リセスの外側の、前記トランジスタの前記ゲートとソースの間に、前記トランジスタの前記ゲートとドレインの間に、またはその両方にある、請求項７に記載のトランジスタ。
  10. 前記ドープされた領域は、少なくとも部分的に前記キャリア・ドナー層の中にあり、前記キャリア・ドナー層はＩＩＩ−Ｎ半導体材料を含む、請求項９に記載のトランジスタ。
  11. 前記キャリア・ドナー層は、前記第１の層と同じ半導体材料を含む、請求項１０に記載のトランジスタ。
  12. 前記チャネル層と前記第２の層との間にバンド・オフセット層をさらに備え、前記バンド・オフセット層はＩＩＩ−Ｎ半導体材料を含む、請求項１に記載のトランジスタ。
  13. 前記バリア層は、第３の半導体材料を含む第３の層と、第４の半導体材料を含む第４の層とをさらに備え、前記第３の層は、前記第４の層の上に配設され、前記第３の半導体材料は、ドライ・エッチング・プロセスを用いて、前記第４の半導体材料に対して選択的にエッチング可能である、請求項１に記載のトランジスタ。
  14. 前記第４の半導体材料は、ウェット・エッチング・プロセスを用いて、前記第３の半導体材料に対して選択的にエッチング可能である、請求項１３に記載のトランジスタ。
  15. 前記第１の半導体材料は、前記第３の半導体材料と同じ材料であり、前記第２の半導体材料は、前記第４の半導体材料と同じ材料である、請求項１３に記載のトランジスタ。
  16. 前記第１の半導体材料は、フッ素ベースのドライ・エッチング・プロセスを用いて、前記第２の半導体材料に対して選択的にエッチング可能であり、前記第２の半導体材料は、ＴＭＡＨベースのウェット・エッチング・プロセス、ＫＯＨベースのウェット・エッチング・プロセス、またはデジタル・エッチングを用いてエッチングすることができる、請求項１に記載のトランジスタ。
  17. 前記トランジスタは、ソース領域およびドレイン領域をさらに備え、前記ゲートは、前記ソース領域と前記ドレイン領域との間にある、請求項１に記載のトランジスタ。
  18. 前記ゲート・リセスの下の前記バリア層の厚さは、前記トランジスタがノーマリオフ・トランジスタになるように、限界厚さより小さい、請求項１７に記載のトランジスタ。
  19. 第１の半導体材料を含む第１の層と、
    第２の半導体材料を含む第２の層と
    を備える半導体構造であって、
    前記第１の層は、前記第２の層の上に配設され、前記第１の半導体材料は、ドライ・エッチング・プロセスを用いて、前記第２の半導体材料に対して選択的にエッチング可能であり、少なくとも前記第１の層の中に、リセスが配設される、半導体構造。
  20. 前記第２の半導体材料は、ウェット・エッチング・プロセスを用いて、前記第２の層より上、下、またはその両方の層に対して選択的にエッチング可能である、請求項１９に記載の半導体構造。
  21. 前記リセスは、前記第２の層の中にさらに配設される、請求項１９に記載の半導体構造。
  22. 前記第１の半導体材料は第１のＩＩＩ−Ｎ半導体材料を含み、前記第２の半導体材料は第２のＩＩＩ−Ｎ半導体材料を含む、請求項１９に記載の半導体構造。
  23. 前記第１の半導体材料は、ｘが０．２５より小さいＢｗＡｌｘＩｎｙＧａｚＮ材料を含み、前記第２の半導体材料は、ｙが０．５より大きいＢｗＡｌｘＩｎｙＧａｚＮ材料を含む、請求項２２に記載の半導体構造。
  24. 前記第１の半導体材料はＧａＮを備え、前記第２の半導体材料はＡｌＮを備える、請求項２３に記載の半導体構造。
  25. 第１の半導体材料を含む第１の層と、
    第２の半導体材料を含む第２の層と
    を備える半導体構造であって、
    前記第１の層は、前記第２の層の上に配設され、前記第１の半導体材料は、第１のエッチング・プロセスを用いて、前記第２の半導体材料に対して選択的にエッチング可能であり、少なくとも前記第１の層の中に、リセスが配設される、半導体構造。
  26. 前記第２の半導体材料は、第２のエッチング・プロセスを用いて、前記第２の層より上、下、またはその両方の層に対して選択的にエッチング可能である、請求項２５に記載の半導体構造。
  27. 前記リセスは、前記第２の層の中にさらに配設される、請求項２５に記載の半導体構造。
  28. 前記第１の半導体材料は第１のＩＩＩ−Ｎ半導体材料を含み、前記第２の半導体材料は第２のＩＩＩ−Ｎ半導体材料を含む、請求項２５に記載の半導体構造。
  29. 前記第１の半導体材料は、ｘが０．２５より小さいＢｗＡｌｘＩｎｙＧａｚＮ材料を含み、前記第２の半導体材料は、ｙが０．５より大きいＢｗＡｌｘＩｎｙＧａｚＮ材料を含む、請求項２８に記載の半導体構造。
  30. 前記第１の半導体材料はＧａＮを備え、前記第２の半導体材料はＡｌＮを備える、請求項２９に記載の半導体構造。
  31. リセスを含む半導体構造を形成する方法であって、
    第１のエッチング・プロセスを用いて、第１の半導体材料を含む第１の層内の１つの領域をエッチングする工程であって、前記第１のエッチング・プロセスは、前記第１の層より下の、第２の半導体材料を含む第２の層で停止する、工程
    を備え、前記第１の半導体材料は第１のＩＩＩ−Ｎ半導体材料を含み、前記第２の半導体材料は第２のＩＩＩ−Ｎ半導体材料を含む方法。
  32. 第２のエッチング・プロセスを用いて、前記第１の層を通して前記第２の層の１つの領域をエッチングする工程をさらに備える、請求項３１に記載の方法。
  33. 前記第１のエッチング・プロセスはドライ・エッチング・プロセスであり、前記第２のエッチング・プロセスはウェット・エッチング・プロセスである、請求項３２に記載の方法。
  34. 前記第１の半導体材料は、ｘが０．２５より小さいＢｗＡｌｘＩｎｙＧａｚＮ材料を含み、前記第２の半導体材料は、ｙが０．５より大きいＢｗＡｌｘＩｎｙＧａｚＮ材料を含み、前記ドライ・エッチング・プロセスは、フッ素ベースのドライ・エッチング・プロセスを備え、前記ウェット・エッチング・プロセスは、ＴＭＡＨベースのウェット・エッチング・プロセス、ＫＯＨベースのウェット・エッチング・プロセス、またはデジタル・エッチングを備える、請求項３３に記載の方法。
  35. 前記リセス内に電極を形成する工程をさらに備える、請求項３１に記載の方法。
  36. 前記リセス内に前記電極を形成する前記工程は、前記リセス内にトランジスタのゲート、ソースまたはドレインを形成する工程を備える、請求項３５に記載の方法。
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