CN104871319A - 半导体结构以及凹槽形成蚀刻技术 - Google Patents

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Abstract

一种半导体结构具有包含第一半导体材料的第一层和包含第二半导体材料的第二层。相对于第二半导体材料，第一半导体材料可利用第一蚀刻工艺被选择性地蚀刻。第一层设置在第二层之上。至少在第一层中设置有凹槽。还描述了形成包括凹槽的半导体结构的方法。该方法包括利用第一蚀刻工艺蚀刻第一层中的区域。第一层包含第一半导体材料。第一蚀刻工艺在第一层之下的第二层处停止。第二层包含第二半导体材料。

Description

半导体结构以及凹槽形成蚀刻技术
相关申请的交叉引用
本申请要求2012年11月16日提交的题为“III-氮化物半导体的结构和蚀刻技术(Structure and Etch Technology for III-NitrideSemiconductors)”的美国临时申请系列第61/727,333号的优先权，其全部内容通过引用并入本文。
技术领域
本文所描述是半导体结构以及用于形成半导体结构的工艺。描述了用于形成半导体结构中的凹槽例如晶体管的栅极凹槽的蚀刻技术。这样的技术可以用于制造在例如电力电子器件、功率放大器和数字电子器件中使用的高性能晶体管。
背景技术
需要改进的功率晶体管用于先进的输送系统、更强大的能量传输网络以及高效发电和电转换的新方法。功率晶体管的应用包括例如电源、机动车电子器件、自动化工厂设备、马达控制器、牵引马达驱动器、高压直流(HVDC)电子设备、灯镇流器、电信电路和显示驱动器。这样的系统依靠有效的转换器来升高或降低电压，并且使用能够阻断大电压和/或承载大电流的功率晶体管。在混合动力车辆中，例如，具有超过500V的阻断电压的功率晶体管被用于将来自电池的DC电力转换成AC电力以操作马达。
在这样的应用中使用的常规功率器件(例如，晶体管或二极管)是由硅制成的。然而，硅的有限的临界电场及其相对高的电阻使得市售器件，电路和系统非常大且笨重，并且以低频操作。因此，这样的商业器件不适用于下一代混合动力车辆和其他应用。
已经提出了氮化物半导体器件，这是因为其提供了用于制造需要高阻断电压和低导通电阻的高效率电力电子器件的潜力。
发明内容
一些实施方案涉及包括沟道层和阻挡层的晶体管。阻挡层具有包含第一半导体材料的第一层和包含第二半导体材料的第二层。第一层设置在第二层之上。相对于第二半导体材料，第一半导体材料可利用干法蚀刻工艺被选择性地蚀刻。至少在第一层中设置有栅极凹槽。在栅极凹槽中设置有栅极。
一些实施方案涉及具有包含第一半导体材料的第一层和包含第二半导体材料的第二层的半导体结构。第一层设置在第二层之上。相对于第二半导体材料，第一半导体材料可利用干法蚀刻工艺被选择性地蚀刻。至少在第一层中设置有凹槽。
一些实施方案涉及具有包含第一半导体材料的第一层和包含第二半导体材料的第二层的半导体结构。第一层设置在第二层之上。相对于第二半导体材料，第一半导体材料可利用第一蚀刻工艺被选择性地蚀刻。至少在第一层中设置有凹槽。
一些实施方案涉及形成包括凹槽的半导体结构的方法。该方法包括利用第一蚀刻工艺对第一层中的区域进行蚀刻。第一层包含第一半导体材料。第一蚀刻工艺在第一层之下的第二层处被阻止。第二层包含第二半导体材料。第一半导体材料包括第一III-N半导体材料。第二半导体材料包括第二III-N半导体材料。
通过例示的方式提供的前述发明内容并非旨在限制。
附图说明
在附图中，在不同的附图中示出的每个相同或几乎相同的部件通过相似的附图标记来表示。为了清楚起见，并不是在每个附图中的每个部件都会被标记。附图不一定按比例绘制，相反重点放在示出本文所描述的技术和器件的各个方面。
图1A至图1D示出了根据一些实施方案的具有双层阻挡结构的半导体结构以及用于形成半导体结构中的凹槽的蚀刻工艺。
图2A至图2D示出了根据一些实施方案的具有载流子施主层的半导体结构以及用于形成半导体结构中的凹槽的蚀刻工艺。
图3A至图3D示出了根据一些实施方案的具有带偏移层的半导体结构以及用于形成半导体结构中的凹槽的蚀刻工艺。
图4示出了根据一些实施方案的具有多个双层阻挡结构的半导体结构。
图5A示出了示例性晶体管的能带结构和电子密度相对于位置的关系曲线图。
图5B示出了根据一些实施方案的示例性晶体管的结构。
图6A示出了蚀刻深度作为蚀刻的持续时间的函数的曲线图。
图6B示出了样品干法蚀刻350秒并随后通过TMAH湿法蚀刻的XPSF1s信号的曲线图。
图7示出了用双向栅极扫描在Vds＝0.1V下的Id-Vgs特性的曲线图。
图8示出了凹槽栅极晶体管和平面栅极晶体管的Id-Vgs特性的曲线图。凹槽栅极晶体管(实线)的Lrec-g＝3μm，Lgs＝Lgd＝4μm。平面栅极晶体管(虚线)具有相同的Lsd，其中Lg＝8μm，Lgs＝Lgd＝1.5μm。
图9示出了用双向扫描在1KHz(实线)和1MHz(虚线)下测定的凹槽栅极电容器的C-V特性的曲线图。插图示出了虚线矩形区域。
图10示出了在Vgs＝1V至3V下的Ron作为Lrec-g的函数的曲线图。每条曲线的斜率给出Rch。
图11示出了凹槽栅极GaN MISFET的有效μe和栅控霍尔μe作为Nsh的函数的曲线。
图12示出了在Vgs＝0V时其中Lrec-g＝3μm，Lgd＝μm的凹槽栅极常断型GaN MISFET的三端子BV测量。
具体实施方式
对于某些类型的晶体管包括基于氮化物半导体的晶体管(例如AlGaN/GaN高电子迁移率晶体管(HEMT))栅极凹槽是重要技术。在射频(RF)AlGaN/GaN HEMT中，栅极凹槽技术已被用于减少短沟道效应并且提高电流增益截止频率(ft)。在功率开关应用中，栅极凹槽已被用于制造常断型场效应晶体管，例如AlGaN/GaN HEMT。因为GaN和AlGaN两者都是非常惰性的湿化学蚀刻剂，所以通常使用基于氯的干法等离子体蚀刻以形成AlGaN/GaN器件中的栅极凹槽。然而，对于干法等离子体蚀刻有两个主要的缺点：1)其可能引起等离子体损伤，造成高密度缺陷状态并且降低凹槽区域中的沟道迁移率；以及2)由于等离子体蚀刻速率的变化，所以可能难以通过定时蚀刻精确地控制凹槽深度，这导致了晶体管参数例如跨导(gm)和阈值电压(Vth)的变化。当具有不同栅极长度的器件经历相同的栅极凹槽蚀刻工艺时，由于对于不同的晶体管栅极长度和/或纵横比蚀刻速率可能不同，所以这个问题变得更加具有挑战性。
本文中所描述的是半导体结构以及用于形成半导体结构的工艺，其可以减少或消除等离子体诱导损伤和基于蚀刻的工艺变化。对凹槽蚀刻制造技术进行描述，凹槽蚀刻制造技术可以精确地控制蚀刻深度，并且在凹槽表面上产生极低的缺陷密度。在一些实施方案中，本文描述的半导体结构可以由化合物半导体材料形成，例如III-V族半导体材料，尤其是III族氮化物(III-N)半导体材料。使用这样的技术，可以制造高性能的晶体管，例如RF III-N和/或常断型III-N功率晶体管。
本文中所描述的技术可以利用在不同半导体材料(例如，不同的III-N半导体材料)之间的蚀刻选择性。例如，相对于具有高Al含量的材料例如AlN、AlGaN、InAlN和AlInGaN，GaN可以通过使用干法蚀刻技术被选择性地蚀刻。在一些实施方案中，选择性的干法蚀刻步骤接着进行湿法蚀刻步骤可以用于实现精确控制凹槽深度并且产生具有低缺陷密度状态的表面。湿法蚀刻步骤(如果进行的话)可以是选择性或非选择性的。如果湿法蚀刻步骤是选择性的，则相对于例如具有低Al含量的GaN、AlGaN、InGaN和AlInGaN材料，具有高Al含量的AlN、AlGaN、InAlN和AlInGaN可以通过利用湿法蚀刻技术被选择性地蚀刻。然而，本文描述的技术并不限于湿法蚀刻步骤。
图1A示出了在其上可以进行本文所描述的蚀刻技术的半导体结构1。半导体结构1可以包括衬底2、缓冲层4、沟道层6和阻挡层8。阻挡层8包括上阻挡层10和下阻挡层12。在一些实施方案中，上阻挡层10由能够通过第一蚀刻技术(例如干法蚀刻)被蚀刻的材料形成，下阻挡层12由能够通过第二蚀刻技术(例如湿法蚀刻)被蚀刻的材料形成。在本实施方案中，下阻挡层12基本上不会被用于蚀刻上阻挡层10的第一蚀刻技术蚀刻，从而形成蚀刻阻挡。现将对可以形成半导体结构1的材料的实例进行描述。
在一些实施方案中，在衬底2之上可以形成有晶格常数不同于衬底2的晶格常数的半导体材料。在一些实施方案中，在衬底2与覆盖的半导体材料之间可以包括缓冲层4以调节晶格常数差。衬底2可以包括IV族半导体材料，例如硅或锗。形成在衬底2之上的半导体材料可以包括化合物半导体材料，例如III-V族半导体材料(例如，III-N材料)。本领域的普通技术人员理解用于使用缓冲层4来调节衬底2与不同晶格常数的半导体材料之间的晶格失配的合适技术，并且在本文中对此不进行详细描述。在一些实施方案中，可以使用具有合适的晶格常数的衬底2用于形成一个或多个覆盖化合物半导体材料，并且可以省略缓冲层4。例如，衬底2可以为GaN衬底、ZnO衬底或具有与待在衬底2上形成的化合物半导体材料的晶格常数相似的晶格常数的材料的另外衬底。本文所描述的技术并不限于衬底2或缓冲层4。
衬底2以及形成在衬底2上的半导体材料的一个或多个层可以为单晶，并且可以具有任意合适的结晶学取向。化合物半导体材料(如果在衬底2或覆盖层中包括化合物半导体材料的话)在半导体材料的面上可以具有任意合适的组分。如果包括III-N材料，则其可以具有N面组成或III族面组成。例如，GaN可以以N面和Ga面或沿非极性取向生长。
沟道层6可以由适于在其中形成沟道的半导体材料形成。在一些实施方案中，沟道层6可以包含III-V族半导体材料，例如III-N半导体材料。在一些实施方案中，沟道层6可以包含氮化镓(GaN)。在一些实施方案中，可以使用氮化物半导体材料，例如BwAlxInyGazN，例如，其中w、x、y和z均具有零与一之间(包括零和一)并且w+x+y+z＝1的任意合适的值。
在一些实施方案中，在半导体结构1中可以形成有半导体异质结构。例如，在一些实施方案中，可以形成包含Bw1Alx1Iny1Gaz1N的阻挡层8和包含Bw2Alx2Iny2Gaz2N的沟道层6，其中，阻挡层8的半导体材料与沟道层6的半导体材料相比具有较大的带隙和/或极化。然而，本文所描述的技术并不限于形成异质结构。
如以上所讨论的，在一些实施方案中，阻挡层8可以形成为具有两层或更多层。例如，阻挡层8可以包括具有能够利用第一蚀刻技术蚀刻的第一半导体材料的上阻挡层10以及能够利用第二蚀刻技术蚀刻的第二半导体材料的下阻挡层12的“双层”阻挡结构。在一些实施方案中，上阻挡层10可以包含：例如能够以干法蚀刻工艺选择性地蚀刻的半导体材料(例如GaN)；或者另一氮化物半导体材料(例如BwAlxInyGazN，其中w、x、y和z均具有零与一之间(包括零和一)并且w+x+y+z＝1的任意合适的值)，并且该组分为能够使用干法蚀刻工艺选择性地蚀刻的氮化物半导体材料。例如，上阻挡层10可以包含半导体材料，例如BwAlxInyGazN其中x小于0.25。
上阻挡层10可以是掺杂或未掺杂的。掺杂上阻挡层10可以向沟道层的不在栅极下方的区域中提供载流子。掺杂区可以形成在栅极凹槽的外侧、在栅极与源极之间和/或在栅极与漏极之间。如果上阻挡层10包括被掺杂的区，那么上阻挡层10可以为极化掺杂或者可以包含掺杂剂，例如n型掺杂剂或p型掺杂剂。如果上阻挡层10被掺杂，那么上阻挡层10可以具有任意合适的掺杂浓度和分布。例如，掺杂剂可以设置在上阻挡层10的下表面、上阻挡层10的上表面和/或其他位置。掺杂分布可以是均匀的或不均匀的。在一些实施方案中，可以使用Delta掺杂分布。如果上阻挡层10被掺杂，那么可以使用任意合适的掺杂技术，例如注入或扩散。作为另一实施例，可以在上阻挡层10的形成(例如，生长)过程中对上阻挡层10进行掺杂。在一些实施方案中，上阻挡层10的掺杂类型可以具有与沟道区中载流子的掺杂类型相同的类型。例如，在上阻挡层10的掺杂类型可以为用于n沟道晶体管的n型和用于p沟道晶体管的p型。在一些实施方案中，掺杂区可以被高度掺杂。
下阻挡层12可以包含能够使用湿法蚀刻技术蚀刻的半导体材料，例如氮化铝(AlN)或另一材料，例如BwAlxInyGazN，其中x，y和z均具有零和一之间(包括零和一)并且w+x+y+z＝1的任意合适的值，并且该组分为能够使用湿法蚀刻工艺蚀刻的氮化物半导体材料。例如，下阻挡层12可以包含半导体材料，例如BwAlxInyGazN，其中x大于0.5。
本文涉及的BwAlxInyGazN或“BwAlxInyGazN材料”是指具有硼、铝、铟和镓中的一种或更多种以及氮的半导体材料。BwAlxInyGazN材料的实例包括例如GaN、AlN、AlGaN、AlInGaN、InGaN和BAlInGaN。BwAlxInyGazN材料可以包括除氮、硼、铝、铟和/或镓之外的其他材料。例如，BwAlxInyGazN材料可以掺杂有合适的掺杂剂(例如，硅、锗等)。
将参照图1B至图1D对利用第一蚀刻技术和第二蚀刻技术在图1A的半导体结构1中形成晶体管的方法进行描述。
如图1B所示，可以利用第一蚀刻技术进行第一蚀刻步骤以去除上阻挡层10的一部分。可以使用合适的掩模工艺以限定待蚀刻的区域。在第一蚀刻步骤中使用的蚀刻技术可以相对于下阻挡层12的材料而选择性地蚀刻上阻挡层10的材料。在第一蚀刻步骤中使用的蚀刻工艺的选择度可以大于1，使得上阻挡层10以比蚀刻下阻挡层12的速率更快的速率被蚀刻。在一些实施方案中，在第一蚀刻步骤中使用的蚀刻工艺中的选择率可以大于3:1，使得上阻挡层10以比蚀刻下阻挡层12的速率的三倍高的速率被蚀刻。
如上所讨论的，第一蚀刻技术可以包括干法蚀刻技术(例如，干法等离子体蚀刻，也称为反应离子蚀刻(RIE))。如果上阻挡层包含GaN，则可以使用例如基于氟的蚀刻工艺。图1B示出了使用干法蚀刻工艺去除了上阻挡层10的区域后的半导体结构1。下阻挡层12可以用作蚀刻阻挡以阻挡在其上表面处的干法蚀刻工艺。干法蚀刻工艺可能损坏下阻挡层12的上表面，产生损坏区14。然而，在一些实施方案中，干法蚀刻工艺可能不会产生任何显著地损坏。在一些实施方案中，阻挡层12的受损区14可能在第二蚀刻步骤去除受损区14之前被氧化。
如图1C所示，可以利用第二蚀刻技术进行第二蚀刻步骤以去除下阻挡层12的一部分。然而，第二蚀刻步骤是可选的，并且不要求进行。
如果进行第二蚀刻步骤，则下阻挡12的一部分可以以在第一蚀刻步骤中通过去除上阻挡层10的区域而形成的窗口来去除。在一些实施方案中，在第二蚀刻步骤中使用的蚀刻工艺可以相对于覆盖下阻挡层12的并且可以与下阻挡层12接触的层(例如上阻挡层10)而选择性地蚀刻下阻挡层12。在一些实施方案中，在第二蚀刻步骤中使用的蚀刻工艺可以相对于在下阻挡层12之下且可以与下阻挡层12接触的层(例如沟道层6和/或带偏移层)而选择性地蚀刻下阻挡层12。相对于上阻挡层10和/或沟道层6蚀刻下阻挡层12的选择度可以大于1，使得蚀刻下阻挡层12的速率大于蚀刻上阻挡层10和/或沟道层6的速率。在一些实施方案中，选择度可以大于3:1，使得下阻挡层12以比蚀刻上阻挡层10和/或沟道层6的速率的三倍高的速率被蚀刻。然而，第二蚀刻步骤并不要求一定为选择性的，并且在一些实施方案中，相对于上阻挡层10或沟道层6可以不选择性地蚀刻下阻挡层12。
如以上所讨论的，在第二蚀刻步骤中使用的蚀刻技术可以是湿法蚀刻技术。图1C示出了使用湿法蚀刻工艺去除下阻挡层12的区域后的半导体结构1。湿法蚀刻工艺可以去除受损区14，并且可以使得能够形成栅极凹槽16而在其下表面没有受损区。湿法蚀刻工艺可以去除下阻挡层12的整个厚度，如图1C所示，或者去除下阻挡层12厚度的一部分。在一些实施方案中，使用湿法蚀刻工艺蚀刻下阻挡层12可以提供对于栅极凹槽16的深度的精确控制并且减少或消除晶体管特性的由工艺而引起的变化。
如图1D所示，在栅极凹槽16中可以形成栅极电介质18和栅极20。可以使用任意合适的材料作为栅极电介质和栅极20。栅极电介质可以由任意合适的绝缘体形成。栅极20可以由任意合适的导体或半导体形成，例如金属或多晶硅。如本领域普通技术人员所理解的，还可以形成源极区S和漏极区D。源极区S和/或漏极区D可以由合适的导体或半导体形成，例如金属和/或掺杂的半导体区。源极区S和/或漏极区D可以具有欧姆接触。
在一些实施方案中，在源极区和/或漏极区中相对于下阻挡层12，可以对上阻挡层10进行选择性地蚀刻。在源极区和/或漏极区中可以对下阻挡层12进行湿法蚀刻，使得可以在源极区和/或漏极区中的剩余阻挡层上形成欧姆接触金属化。在一些实施方案中可以以用于形成栅极凹槽的相同的蚀刻工艺或不同的工艺分别对上阻挡层10和/或下阻挡层12进行干法蚀刻和/或湿法蚀刻以形成源极区和/或漏极区。
在一些实施方案中，阻挡层8的形成栅极凹槽后剩余的部分可以具有小于临界厚度的厚度以防止在栅极下方形成二维电子气(2DEG)(例如，参见图5B)，从而形成常断型晶体管。然而，本文所描述的技术不限于形成常断型晶体管，并且可以用于形成其他器件，例如常通型晶体管。
对常通型晶体管和常断型晶体管的操作总结如下。当未向常断型晶体管的栅极施加电压时，晶体管处于关断状态，并且基本上不导通。当向栅极施加合适的电压被时，常断型晶体管处于导通状态并且载流子可以在其主导通端子(例如，源极和漏极)之间流动。当未向常通型晶体管的栅极施加电压时，晶体管处于导通状态并且载流子可以在其主导通端子(例如，源极和漏极)之间流动。当向常通型晶体管的栅极施加合适的电压时，常通型晶体管处于关断状态，并且基本上不导通。
在一些实施方案中，可以通过不同于上阻挡层10的层向沟道层6提供载流子。图2A至图2D示出了在半导体结构中包括载流子施主层22的实施方案。在图2A至图2D的实施方案中，载流子施主层22形成在上阻挡层10之上。然而，本文所描述的技术不限于此方面，因为载流子施主层22可以形成在上阻挡层10的下方或其他位置。在一些实施方案中，载流子施主层22可以由与上阻挡层10的材料相同的材料形成。
载流子施主层22可以向在栅极下方的区域的外侧的沟道层提供载流子。可以使用任意合适的掺杂技术对载流子施主层22(如果包括的话)进行掺杂，所述任意合适的掺杂技术例如上面关于上阻挡层10的可选掺杂所讨论的。掺杂区可以形成在栅极凹槽的外侧的载流子施主层22中、在栅极与源极之间和/或在栅极与漏极之间。对载流子施主层22进行掺杂可以向沟道层的不在栅极下方的区域提供载流子。掺杂区可以为极化掺杂，或者可以包含掺杂剂，例如n型掺杂剂或p型掺杂剂。掺杂区可以具有任意合适的掺杂浓度和分布。例如，掺杂剂可以设置在载流子施主层22的下表面、载流子施主层22的上表面和/或其他位置。掺杂分布可以是均匀的或不均匀的。在一些实施方案中，可以使用Delta掺杂分布。例如可以使用任意合适的掺杂技术，如注入或扩散。作为另一实施例，载流子施主层22可以在载流子施主层22的形成(例如，生长)期间被掺杂。在一些实施方案中，载流子施主层22的掺杂类型可以具有与沟道区的载流子的类型相同的类型。例如，载流子施主层22的掺杂类型可以为用于n沟道晶体管的n型和用于p沟道晶体管的p型。在一些实施方案中，掺杂区可以被高度掺杂。如果包括载流子施主层22，则在一些实施方案中可以不对上阻挡层10进行掺杂。
在一些实施方案中，载流子施主层22可以由能够通过干法蚀刻工艺蚀刻的半导体材料形成。载流子施主层22可以包含化合物半导体，例如III-V族半导体材料，如III-N半导体材料，如BwAlxInyGazN，其中w、x、y和z均具有零和一之间(包括零和一)并且w+x+y+z＝1的任意合适的值，并且该组分为能够使用干法蚀刻工艺蚀刻的III-N半导体材料。如图2A至图2D所示，阻挡层28可以包括载流子施主层22、上阻挡层10和下阻挡层12。
在一些实施方案中，载流子施主层22可以形成半导体结构(例如，在沟道区中)中的电场。可以根据需要调整掺杂密度以形成电场。在一些实施方案中，载流子施主层22可以用作钝化层。载流子施主层22可以具有任意合适的厚度。在一些实施方案中，载流子施主层的厚度可以大于5nm。
如图2B所示，可以利用第一蚀刻工艺例如干法蚀刻工艺用于蚀刻掉载流子施主层22和上阻挡层10的区域。可以使用湿法蚀刻工艺去除下阻挡层12的区域，如图2C所示。可以在栅极凹槽中形成栅极电介质18和栅极20，如图2D所示。可以形成晶体管的源极区S和漏极区D。
在一些实施方案中，半导体结构可以包括在沟道层6与下阻挡层12之间的带偏移层32。带偏移层32可以增加阻挡层38与沟道层6之间的带偏移。如图3A至图3D所示，阻挡层38可以包括上阻挡层10、下阻挡层12和带偏移层32。
如图3B所示，可以利用第一蚀刻工艺例如干法蚀刻工艺以蚀刻掉上阻挡层10的区域。然后可以使用湿法蚀刻工艺去除下阻挡层12的区域，如图3C所示。在一些实施方案中，当栅极形成在带偏移层32之上时带偏移层32可以非常薄，其厚度低于临界厚度，以产生常断型晶体管。在一些实施方案中，带偏移层32的厚度可以比临界厚度厚。当带偏移层32的厚度比临界厚度厚时，可以使用湿法蚀刻工艺去除带偏移层32的至少一部分使得其余部分的厚度低于临界厚度来制造常断型晶体管。可以在栅极凹槽中形成栅极电介质18和栅极20，如图2D所示，可以形成晶体管的源极区S和漏极区D。可选地，如图3A至图3D示出的实施方案可以包括载流子施主层22(在图3A-3D中未示出)。
在一些实施方案中，半导体结构可以包括多个“双层”阻挡结构。可以包括任意合适的数目的“双层”阻挡结构。例如，如图4所示，半导体结构40可以包括第一双层阻挡结构8a和第二双层阻挡结构8b，第一双层阻挡结构8a和第二双层阻挡结构8b中的每一个均具有上阻挡层10和下阻挡层12。上阻挡层和下阻挡层在图4中示出为对于双层阻挡结构8a分别为10a和12a以及对于双层阻挡结构8b分别为10b和12b。双层阻挡结构8a和8b可以具有相同的结构和/或组成或者不同的结构和/或组成。为了形成凹槽，例如栅极凹槽，可以进行第一蚀刻工艺(例如，干法蚀刻工艺)以去除层10a的区域，然后可以进行第二蚀刻工艺(例如，湿法蚀刻工艺)以去除层12a的区域。然后，可以进行第一次蚀刻工艺(例如，干法蚀刻工艺)以去除层10b的区域，然后可以进行第二蚀刻工艺(例如，湿法蚀刻工艺)以去除层12b的区域。在栅极凹槽中可以形成栅极电介质18和栅极20，如以上所讨论的。可以形成晶体管的源极区S和漏极区D。在半导体结构40中可以包括带偏移层32和/或载流子施主层22。然而，本文所描述的技术不限于此方面，因为带偏移层32和载流子施主层22是可选的。
本文所描述的是可以应用于形成晶体管的栅极凹槽的用于形成凹槽的技术。这样的技术可以应用于任意合适类型的晶体管，包括任意类型的场效应晶体管例如MISFET(金属-绝缘体-半导体场效应晶体管)和MESFET(金属-半导体场效应晶体管)。
本文所描述的技术不限于用于形成栅极凹槽的技术。这样的技术可以用在例如期望无损伤、均匀和/或可再现的蚀刻的任意其他应用中。一个实例是形成欧姆凹槽以减小欧姆接触电阻和/或以形成无金欧姆接触。另一实例是形成一个或更多个凹槽以接近(access)GaN发光二极管或激光二极管中的n型掺杂层。再一实例是形成一个或更多个凹槽以接近III-N双极型晶体管中的基极层和/或集电极层。
下面对非限制性实施例进行描述，其包括具有根据本文所描述的技术中的至少一些制造的具有栅极凹槽的晶体管的实验结果。
实施例
在示例性实施方案中，上阻挡层10可以由GaN形成，并且下阻挡层12可以由AlN形成。在GaN可以通过基于氟的干法蚀刻相对于AlN进行选择性地蚀刻。AlN可以用碱例如氢氧化钾(KOH)和/或四甲基氢氧化铵(TMAH)通过湿法蚀刻工艺，或通过数字蚀刻工艺(digital etchingprocess)相对于GaN进行选择性地蚀刻。本领域的普通技术人员理解数字蚀刻工艺并且本文将不再详细描述。然而，这些仅是示例，并且可以使用任意合适的蚀刻剂。
图5A示出了示出用于示例性晶体管的能带结构和电子密度相对于位置的关系的曲线图。图5B示出了根据一些实施方案的示例性晶体管的结构。已经制造了具有图5B中所示的结构的示例性器件。该结构通过金属有机化学气相沉积生长在4英寸的硅衬底上。该结构包括：具有3×1018cm-3至6×1018cm-3Si掺杂的22nm的GaN:Si盖层/1.5nm的AlN/3nm的Al0.15Ga0.85N/1.2μm的i-GaN/2.8μm缓冲层/p型Si(111)衬底。霍尔测量示出了579±11Ω/sq的薄层电阻以及具有7.1±0.1×1012cm-2薄层电荷密度的1529±18cm2·V-1·S-1二维电子气(2DEG)迁移率。以台面隔离和在870℃下退火30s形成的Ti/Al/Ni/Au欧姆接触来开始制造器件。为了制造凹槽栅极晶体管，通过基于氟的电子回旋共振反应离子蚀刻(ECR-RIE)相对于AlN层选择性地蚀刻凹槽栅极区中的n-GaN盖。由于氟化铝(AlF3)的非挥发性，在35毫托、100W ECR功率和100V DC偏压下以5sccm BCl3/35sccm SF6的气体流量实现了GaN相对于AlN的非常高的蚀刻选择率。使用具有70s过蚀刻的350s蚀刻用于实现均匀且完全的去除n-GaN层，如图6A所示，其中通过原子力显微镜测量凹槽深度。然后AlN层的表面通过低能量氧等离子体进行氧化并且在室温下通过在氢氧化四甲铵(TMAH)中浸泡1min进行湿法蚀刻以去除干法蚀刻损伤。由于干法蚀刻步骤中而存在的氟在TMAH湿法蚀刻后显著降低，如图6B中的X射线光电子能谱(XPS)测量所示。在进行UV臭氧和HCl表面进行清洗之后，然后通过在250℃下原子层沉积来沉积10nm的Al2O3栅极电介质并且使其在合成气体中在500℃下退火1min。Ni/Au栅极被沉积成覆盖具有2.5μm悬伸长度的凹槽栅极区，如图5B所示。然后将样品在合成气体中在400℃下进行退火5min以减少Al2O3中的固定正电荷。凹槽栅极晶体管的凹槽栅极长度Lrec-g从3μm至20μm变化。
凹槽栅极GaN MISFET的dc(直流)特性在图7和图8中示出。器件阈值电压Vth被定义为Vth＝Vgsi-0.5Vds，其中Vgsi为根据Id-Vgs曲线的线性外推的截距电压，如图7所示。施加小的漏极电压(Vds＝0.1V)以将器件置于线性工作区。对于13个的器件进行求平均值，凹槽栅极GaNMISFET的均匀的Vth为0.30±0.04V。平均亚阈值斜率为62±1mv/十。在图7中传输特性的双向栅极电压扫描示出了阈值电压的滞后量小于10mV。凹槽栅极晶体管(实线)与具有相同的源极-漏极距离(Lsd＝11μm)的平面栅极晶体管(虚线)具有类似的导通电阻(Ron＝10Ω·mm)，如图8所示。两个器件的相对低的最大漏极电流是由于大的栅极长度和栅极-源极的距离、相对低的2DEG密度(7.1×1012cm-2)以及非优化的欧姆接触的高的接触电阻(1.2Ω·mm)而引起的。
在从栅极2DEG交叠区(参见图5B)减去寄生电容之后在凹槽栅极电容器上测量电容-电压(C-V)特性(参见图9)。C-V特性具有在1kHz与1MHz之间的低频色散和双向C-V扫描下的小滞后量，这表明在凹槽栅极区的电介质/半导体界面陷阱密度非常低。
GaN常断型MISFET的有效沟道电子迁移率即作为栅极-源极电压Vgs的函数的μe可以根据μe＝1/(qNshRch)来获取，其中q为电子电荷(1.6×10-19C)，Rch为沟道薄层电阻，并且Nsh为沟道累积电荷密度(单位为cm-2)。Rch根据图10的Ron相对Lrec-g的关系曲线的斜率来获取。Nsh通过对图9中的1-MHz C-V特性进行积分来获取。Rch、Nsh和μe连同从凹槽栅极霍尔结构中的栅控霍尔测量数据一起汇总在表1中。根据dc特性获取的Rch与栅控霍尔测量吻合。根据C-V测量获取的Nsh大于栅控霍尔测量，并且其差值随着Vgs的增加而增加。这是因为在较高的Vgs处，沟道电子的增加量克服了AlGaN势垒并且积聚在栅极电介质/半导体界面处。
表1
作为从DC/C-V测量和栅控霍尔测量获取的Vgs(V)的函数的沟道电阻Rch(Ω/sq)、电荷密度Nsh(×1012cm-2)以及电子迁移率μe(cm2·V-1·S-1)。在Vgs＝1V时Rch太大而不能给出可靠的霍尔测量。
因为由于合金散射和栅极电介质的界面粗糙散射这些电子具有低迁移率，所以他们对沟道电流几乎无贡献并且没有使Ron改变，即使在高栅极电压(见图10)下也是如此。因此，栅控霍尔测量仅对在AlGaN/GaN界面处的2DEG进行测量，其Nsh比从C-V特性中获取的值低。如图11所示，在低Nsh时μe的增加是由于电离杂质和位错的屏蔽而引起的，并且在高Nsh时μe的减小是由于增加的合金散射和界面粗糙散射而引起的。最大的有效迁移率为1131cm2·V-1·S-1，与关于常断型GaN MISFET的先前的报道结果相比，这得到了极大地提高。
在Vgs＝0V、Lrec-g＝3μm并且Lgd＝8μm时对关于凹槽栅极GaNMISFET的三端子击穿电压(BV)进行测量。在漏极电压为50V时击穿栅极电介质(在栅极的漏极侧)之前漏极漏电流为68nA/mm，如图12所示。
其他方面
本文所描述的装置和技术的各个方面可以单独、组合或以各种在前面描述中描述的实施方案中未具体讨论的各种布置使用，因此在其应用中不限于在前面描述中提出的或在附图中示出的部件的细节和布置。例如，在一个实施方案中描述的各方面可以与在其他实施方案中描述的各方面以任意方式进行组合。
使用序数术语例如“第一”、“第二”和“第三”等，在权利要求中用来修饰权利要求的要素本身并不意味着任意优先、优先级或一个权利要求要素优于另一权利要求要素的顺序或者所进行方法的过程的暂时顺序，而仅用作标记将具有特定名称的一个权利要求要素与具有相同名称(除了所使用的序数术语之外)的另一要素区分开以区分权利要求要素。
此外，本文所使用的措辞和术语是用于描述的目的，而不应被视为限制。本文中使用的“包括”、“包含”或“具有”、“含有”、“涉及”及其变型是指包括其后所列的项和其等同物以及其他项。例如，装置、结构、器件、层或区域被描述为“包括”、“包含”或“具有”、“含有”、“涉及”特定的材料是指包括至少所列出的材料以及可以存在的任意其他的要素或材料。部分开放式短语“基本上由...组成”是指包括基本上所列出的材料，并且不排除存在的相对少量的其他材料，包括存在的掺杂剂。

Claims (36)

1.一种晶体管，包括：
沟道层；以及
阻挡层，所述阻挡层包括包含第一半导体材料的第一层和包含第二半导体材料的第二层，其中所述第一层设置在所述第二层之上，其中相对于第二半导体材料，所述第一半导体材料可利用干法蚀刻工艺被选择性地蚀刻，并且其中至少在所述第一层中设置有栅极凹槽；以及
设置在所述栅极凹槽中的栅极。
2.根据权利要求1所述的晶体管，其中相对于在所述第二层上方和/或下方的层，所述第二半导体材料可利用湿法蚀刻工艺被选择性地蚀刻。
3.根据权利要求1所述的晶体管，其中所述栅极凹槽还设置在所述第二层中。
4.根据权利要求1所述的晶体管，其中所述第一半导体材料包括第一III-N半导体材料并且所述第二半导体材料包括第二III-N半导体材料。
5.根据权利要求4所述的晶体管，其中所述第一半导体材料包括其中x小于0.25的BwAlxInyGazN材料，并且所述第二半导体材料包括其中y大于0.5的BwAlxInyGazN材料。
6.根据权利要求5所述的晶体管，其中所述第一半导体材料包括GaN并且所述第二半导体材料包括AlN。
7.根据权利要求1所述的晶体管，还包括掺杂区以向所述沟道层提供载流子。
8.根据权利要求7所述的晶体管，其中所述掺杂区被极化掺杂，所述掺杂区包括n型掺杂剂或者包括p型掺杂剂。
9.根据权利要求7所述的晶体管，其中所述掺杂区在所述第一层中和/或在所述第一层上方和/或下方的载流子施主层中，其中所述掺杂区在所述栅极凹槽的外侧并且在所述晶体管的所述栅极与源极之间和/或在所述晶体管的所述栅极与漏极之间。
10.根据权利要求9所述的晶体管，其中所述掺杂区至少部分地在所述载流子施主层中，并且所述载流子施主层包含III-N半导体材料。
11.根据权利要求10所述的晶体管，其中所述载流子施主层包含与所述第一层相同的半导体材料。
12.根据权利要求1所述的晶体管，还包括在所述沟道层与所述第二层之间的带偏移层，其中所述带偏移层包含III-N半导体材料。
13.根据权利要求1所述的晶体管，其中所述阻挡层还包括包含第三半导体材料的第三层和包含第四半导体材料的第四层，其中所述第三层设置在所述第四层之上，并且其中相对于所述第四半导体材料，所述第三半导体材料可利用干法蚀刻工艺被选择性地蚀刻。
14.根据权利要求13所述的晶体管，其中相对于所述第三半导体材料，所述第四半导体材料可利用湿法蚀刻工艺被选择性地蚀刻。
15.根据权利要求13所述的晶体管，其中所述第一半导体材料与所述第三半导体材料为相同材料并且所述第二半导体材料与所述第四半导体材料为相同材料。
16.根据权利要求1所述的晶体管，其中相对于所述第二半导体材料，所述第一半导体材料可利用基于氟的干法蚀刻工艺被选择性地蚀刻，并且所述第二半导体材料可利用基于TMAH的湿法蚀刻工艺、基于KOH的湿法蚀刻工艺或数字蚀刻被蚀刻。
17.根据权利要求1所述的晶体管，其中所述晶体管还包括源极区和漏极区，并且其中所述栅极在所述源极区与所述漏极区之间。
18.根据权利要求17所述的晶体管，其中在所述栅极凹槽下方的所述阻挡层的厚度低于临界厚度使得所述晶体管为常断型晶体管。
19.一种半导体结构，包括：
包含第一半导体材料的第一层；以及
包含第二半导体材料的第二层，
其中所述第一层设置在所述第二层之上，其中相对于所述第二半导体材料，所述第一半导体材料可利用干法蚀刻工艺被选择性地蚀刻，并且其中至少在所述第一层中设置有凹槽。
20.根据权利要求19所述的半导体结构，其中相对于在所述第二层上方和/或下方的层，所述第二半导体材料可利用湿法蚀刻工艺被选择性地蚀刻。
21.根据权利要求19所述的半导体结构，其中所述凹槽还设置在所述第二层中。
22.根据权利要求19所述的半导体结构，其中所述第一半导体材料包括第一III-N半导体材料，所述第二半导体材料包括第二III-N半导体材料。
23.根据权利要求22所述的半导体结构，其中所述第一半导体材料包括其中x小于0.25的BwAlxInyGazN材料，所述第二半导体材料包括其中y大于0.5的BwAlxInyGazN材料。
24.根据权利要求23所述的半导体结构，其中所述第一半导体材料包括GaN，所述第二半导体材料包括AlN。
25.一种半导体结构，包括：
包含第一半导体材料的第一层；以及
包含第二半导体材料的第二层，
其中所述第一层设置在所述第二层之上，其中相对于所述第二半导体材料，所述第一半导体材料可利用第一蚀刻工艺被选择性地蚀刻，并且至少在所述第一层中设置有凹槽。
26.根据权利要求25所述的半导体结构，其中相对于在所述第二层上方和/或下方的层，所述第二半导体材料可利用第二蚀刻工艺被选择性地蚀刻。
27.根据权利要求25所述的半导体结构，其中所述凹槽还设置在所述第二层中。
28.根据权利要求25所述的半导体结构，其中所述第一半导体材料包括第一III-N半导体材料，所述第二半导体材料包括第二III-N半导体材料。
29.根据权利要求28所述的半导体结构，其中所述第一半导体材料包括其中x小于0.25的BwAlxInyGazN材料，并且所述第二半导体材料包括其中y大于0.5的BwAlxInyGazN材料。
30.根据权利要求29所述的半导体结构，其中所述第一半导体材料包括GaN，所述第二半导体材料包括AlN。
31.一种形成包括凹槽的半导体结构的方法，所述方法包括：
利用第一蚀刻工艺蚀刻第一层中的区域，所述第一层包含第一半导体材料，其中所述第一蚀刻工艺在所述第一层之下的第二层处停止，所述第二层包含第二半导体材料，
其中所述第一半导体材料包括第一III-N半导体材料，所述第二半导体材料包括第二III-N半导体材料。
32.根据权利要求31所述的方法，还包括：
利用第二蚀刻工艺经由所述第一层蚀刻所述第二层的区域。
33.根据权利要求32所述的方法，其中所述第一蚀刻工艺为干法蚀刻工艺，所述第二蚀刻工艺为湿法蚀刻工艺。
34.根据权利要求33所述的方法，其中所述第一半导体材料包括其中x小于0.25的BwAlxInyGazN材料，所述第二半导体材料包括其中y大于0.5的BwAlxInyGazN材料，其中所述干法蚀刻工艺包括基于氟的干法蚀刻工艺，所述湿法蚀刻工艺包括基于TMAH的湿法蚀刻工艺、基于KOH的湿法蚀刻工艺或数字蚀刻。
35.根据权利要求31所述的方法，还包括在所述凹槽中形成电极。
36.根据权利要求35所述的方法，其中在所述凹槽中形成所述电极包括在所述凹槽中形成晶体管的栅极、源极或漏极。
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