KR102087941B1 - 전력 반도체 소자 - Google Patents
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Abstract
실시 예의 전력 반도체 소자는 기판과, 기판 위에 배치된 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 배치된 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 배치되는 보호층 및 전극부를 포함하고, 전극부는 보호층 위에 배치된 게이트 상부 및 게이트 상부로부터 하측으로 돌출된 게이트 하부를 갖는 게이트 전극 및 게이트 상부와 이격되어 보호층 위에 배치된 콘택 상부 및 콘택 상부로부터 하측으로 돌출된 복수의 콘택 하부를 갖는 콘택 전극을 포함한다.
Description
실시 예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전압(break down voltage), 낮은 진성 캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
이러한 전력 반도체 소자를 제조하는 공정을 살펴보면, 소스 콘택과 드레인 콘택을 먼저 형성한 다음 게이트 전극을 형성한다. 만일, 소스 콘택과 드레인 콘택과 게이트 전극을 동시에 형성하면, 동작 속도를 높이기 위해 게이트 전극의 폭은 좁고 소스 콘택과 드레인 콘택의 폭은 넓기 때문에, 게이트 전극과 소스 및 드레인 콘택을 형성하기 위한 전극 패턴의 폭에 따른 깊이 차이로 인해, 게이트 전극의 깊이와 소스 및 드레인 콘택의 깊이를 일정하게 형성하기 어렵다.
또한, 기존의 경우 소스 및 드레인 콘택을 형성한 후 게이트 전극을 형성하기 때문에, 게이트 전극과 소스 콘택 간의 거리 및 게이트 전극과 드레인 콘택 간의 거리의 오차가 커져서, 전력 반도체 소자의 특성을 예측 불가능하게 되는 문제점이 있다.
실시 예는 개선된 특성을 갖는 전력 반도체 소자를 제공한다.
실시예의 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치된 제2 질화물 반도체층; 기 제2 질화물 반도체층 위에 배치되는 보호층; 및 전극부를 포함하고, 상기 전극부는 상기 보호층 위에 배치된 게이트 상부 및 상기 게이트 상부로부터 하측으로 돌출된 게이트 하부를 갖는 게이트 전극; 및 상기 게이트 상부와 이격되어 상기 보호층 위에 배치된 콘택 상부 및 상기 콘택 상부로부터 하측으로 돌출된 복수의 콘택 하부를 갖는 콘택 전극을 포함한다.
상기 게이트 하부는 상기 보호층을 관통하고 상기 제2 질화물 반도체층과 접하는 제1 게이트 세그먼트를 포함하고, 상기 복수의 콘택 하부 각각은 상기 보호층을 관통하고 상기 제2 질화물 반도체층과 접하는 제1 콘택 세그먼트를 포함할 수 있다. 이 경우, 상기 제1 게이트 세그먼트의 길이와 상기 제1 콘택 세그먼트의 길이는 동일하고, 상기 제1 게이트 세그먼트의 폭과 상기 제1 콘택 세그먼트의 폭은 동일할 수 있다.
또한, 상기 게이트 하부는 상기 제1 게이트 세그먼트로부터 상기 제2 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제2 게이트 세그먼트를 더 포함하고, 상기 콘택 하부는 상기 제1 콘택 세그먼트로부터 상기 제2 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제2 콘택 세그먼트를 더 포함할 수 있다. 이 경우, 상기 제2 게이트 세그먼트의 길이와 상기 제2 콘택 세그먼트의 길이는 동일하고, 상기 제2 게이트 세그먼트의 폭과 상기 제2 콘택 세그먼트의 폭은 동일할 수 있다.
또한, 상기 게이트 하부는 상기 제2 게이트 세그먼트와 함께 상기 제2 질화물 반도체층을 관통하도록 상기 제2 게이트 세그먼트로부터 하측으로 연장되어 돌출되고 상기 제1 질화물 반도체층과 접하는 제3 게이트 세그먼트를 더 포함하고, 상기 콘택 하부는 상기 제2 콘택 세그먼트와 함께 상기 제2 질화물 반도체층을 관통하도록 상기 제2 콘택 세그먼트로부터 하측으로 연장되어 돌출되고 상기 제1 질화물 반도체층과 접하는 제3 콘택 세그먼트를 더 포함할 수 있다. 이 경우, 상기 제3 게이트 세그먼트의 길이와 상기 제3 콘택 세그먼트의 길이는 동일하고, 상기 제3 게이트 세그먼트의 폭과 상기 제3 콘택 세그먼트의 폭은 동일할 수 있다.
또한, 상기 게이트 하부는 상기 제3 게이트 세그먼트로부터 상기 제1 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제4 게이트 세그먼트를 더 포함하고, 상기 콘택 하부는 상기 제3 콘택 세그먼트로부터 상기 제1 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제4 콘택 세그먼트를 더 포함할 수 있다. 이 경우, 상기 제4 게이트 세그먼트의 길이와 상기 제4 콘택 세그먼트의 길이는 동일하고, 상기 제4 게이트 세그먼트와 상기 제4 콘택 세그먼트 각각의 길이는 0 내지 50 ㎚이고, 상기 제4 게이트 세그먼트의 폭과 상기 제4 콘택 세그먼트의 폭은 동일할 수 있다.
상기 콘택 전극은 상기 게이트 전극의 일측으로부터 이격되어 배치된 소스 콘택 및 상기 게이트 전극의 타측으로부터 이격되어 배치된 드레인 콘택을 포함할 수 있다.
또한, 상기 전력 반도체 소자는 상기 게이트 전극과 상기 보호층의 사이, 및 상기 게이트 전극과 상기 제1 및 제2 질화물 반도체층 중 적어도 하나의 사이에 배치된 게이트 절연막을 더 포함할 수 있다.
실시 예에 따른 전력 반도체 소자는 게이트 전극에서의 게이트 하부의 길이와 콘택 전극에서의 복수의 콘택 하부의 길이가 동일하거나 게이트 하부의 길이와 게이트 절연막의 두께의 합은 콘택 하부의 길이와 동일하므로 게이트 전극과 콘택 전극이 동시에 형성 가능하여, 게이트 전극과 소스 콘택 사이의 거리 및 게이트 전극과 드레인 콘택 사이의 거리 간의 오차가 감소되거나 제거될 수 있어, 균일한 특성을 갖고, 게이트 하부의 제1 폭과 콘택 하부의 제2 폭이 동일하여 제1 및 제2 폭의 상이함에 의해 발생되는 불균일성 문제가 해소되고, 콘택 전극이 복수의 콘택 하부로 구현됨으로써 콘택 저항이 감소되어 개선된 특성을 가질 수 있다.
도 1은 실시 예에 의한 전력 반도체 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 일 실시 예의 단면도를 나타낸다.
도 3은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 다른 실시 예의 단면도를 나타낸다.
도 4는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 5는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 6은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 7은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 8은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 9는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 10a 내지 도 10e는 도 2에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 11a 내지 도 11e는 도 6에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 일 실시 예의 단면도를 나타낸다.
도 3은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 다른 실시 예의 단면도를 나타낸다.
도 4는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 5는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 6은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 7은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 8은 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 9는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 10a 내지 도 10e는 도 2에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 11a 내지 도 11e는 도 6에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 의한 전력 반도체 소자의 평면도(100)를 나타내고, 도 2 내지 도 9는 도 1에 도시된 C-C'선을 따라 절취한 전력 반도체 소자(100)의 실시 예(100A ~ 100H)의 단면도를 나타낸다. 도 1에서 참조부호 '101'은 열 산화(thermal oxidation)에 의해 형성될 수 있는 소자 분리 영역을 나타낸다.
도 1 내지 도 9를 참조하면, 실시 예에 의한 전력 반도체 소자(100, 100A ~ 100H)는 기판(110), 버퍼층(120), 제1 질화물 반도체층(130), 제2 질화물 반도체층(140), 보호층(150) 및 전극부(160, 172, 174)를 포함한다.
기판(110)의 재질은 실리콘이나 사파이어일 수 있다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.
버퍼층(120)은 기판(110) 위에 배치되며, 기판(110)과 제1 질화물 반도체층(130) 간의 격자 부정합을 개선시키는 역할을 하며, AlN, AlAs, SiC 또는 GaN 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(120)은 LT(Low Temperature)-GaN에 의해 만들어질 수 있다.
예를 들어, 기판(110)이 실리콘 기판인 경우, 버퍼층(120)은 초기 버퍼층(미도시)과 전이층(미도시)을 포함할 수 있다. 초기 버퍼층은 기판(110) 위에 배치되며 초기 버퍼층이 임계 두께 이상을 가질 경우, 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 전이층은 초기 버퍼층과 제1 질화물 반도체층(130) 사이에 배치된다. 전이층은 다양한 형태의 구조를 가질 수 있다.
예를 들어, 전이층은 적어도 하나의 AlN/AlxGa1 - xN 초격자 단위층을 포함할 수 있다. 여기서, AlN/AlxGa1 - xN 초격자 단위층은 AlN 초격자층과 AlxGa1 - xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1이다. AlN/AlxGa1-xN 초격자 단위층에서, AlN 초격자층 및 AlxGa1 - xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 AlxGa1 -xN 초격자층은 AlN 초격자 층 위에 적층된 탑층(top layer)일 수 있다. 또는, AlN/AlxGa1-xN 초격자 단위층에서, AlxGa1 - xN 초격자층은 버텀층이고 AlN 초격자층은 AlxGa1-xN 초격자층 위에 적층되는 탑층일 수도 있다.
또는, 전이층은 적어도 하나의 AlGaN 층을 포함할 수도 있다.
또는, 전이층은 초기 버퍼층 상에 배치된 AlGaN 층 및 AlGaN 층 상에 배치된 GaN 층을 포함할 수도 있다.
한편, 제1 질화물 반도체층(130)은 버퍼층(120) 위에 배치되며, 언도프된 반도체 화합물로서 언도프된 GaN(이하, "uGaN")을 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
제2 질화물 반도체층(140)은 제1 질화물 반도체층(130) 위에 배치되며, 일종의 배리어(barrier)층의 역할을 수행하며, AlGaN을 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
uGaN으로 이루어진 제1 질화물 반도체층(130)과 AlGaN으로 이루어진 제2 질화물 반도체층(140) 간의 헤테로 접합에서 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization)에 의해, 높은 농도를 갖는 2DEG(two-dimensional electron gas)이 채널층(132)으로서 형성될 수 있다. 채널층(132)은 uGaN을 포함하여 형성될 수 있다.
보호층(150)은 제2 질화물 반도체층(140) 위에 배치되어, 제2 질화물 반도체층(140)을 외부의 오염 물질로부터 보호하는 역할을 한다. 이를 위해, 보호층(150)은 SiNy(여기서, y는 양의 정수)로 구현될 수 있다.
도 1 내지 도 9를 참조하면, 전극부(160, 172, 174)는 게이트 전극(160)과 콘택(contact) 전극(172, 174)을 포함할 수 있다.
게이트 전극(160)은 게이트 상부(160A) 및 게이트 하부(160B)를 포함한다. 게이트 상부(160A)는 보호층(150) 위에 배치되는 부분에 해당하고, 게이트 하부(160B)는 게이트 상부(160A)로부터 하측으로 돌출된 부분에 해당한다. 실시 예에 의하면, 게이트 하부(160B)는 도 2 내지 도 9에 예시된 바와 같이 다양한 단면 형상을 가질 수 있다. 이에 대해서는 상세히 후술된다.
또한, 콘택 전극(172, 174)은 소스 콘택(172) 및 드레인 콘택(174)을 포함한다. 소스 콘택(172)은 게이트 전극(160)의 일측으로부터 이격되어 배치되고, 드레인 콘택(174)는 게이트 전극(160)의 타측으로부터 이격되어 배치된다.
콘택 전극(172, 174)은 콘택 상부(172A, 174A) 및 콘택 하부(172B, 174B)를 포함한다. 콘택 상부(172A, 174A)는 게이트 상부(160A)와 이격되어 보호층(150) 위에 배치되는 부분에 해당하고, 콘택 하부(172B, 174B)는 콘택 상부(172A, 174A)로부터 하측으로 돌출된 부분으로서 복수 개이다. 도 2 내지 도 9의 경우, 단지 4개의 콘택 하부(172B, 174B)만이 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 콘택 전극(172, 174)은 3개 이하 또는 5개 이상의 콘택 하부(172B, 174B)를 포함할 수 있다. 실시 예에 의하면, 콘택 하부(172B, 174B)는 도 2 내지 도 9에 예시된 바와 같이 다양한 단면 형상을 가질 수 있다. 이에 대해서는 상세히 후술된다.
또한, 도 1에서, 콘택 하부(172B, 174B)는 스트라이프(stripe) 평면 형상을 갖지만, 실시 예는 이에 국한되지 않으며 그리드(grid) 평면 형상을 가질 수도 있다.
전극부(160, 172, 174)는 금(Au), 티타늄(Ti), 팔라듐(Pd), 실리콘(Si) 또는 알루미늄(Al) 중 적어도 하나의 같은 물질을 포함하여 구현 가능하다. 예를 들어, 게이트 전극(160)은 Pd/Si로 구현되고, 소스 콘택 및 드레인 콘택(172, 174)은 Ti/Al로 구현될 수 있다.
소스 콘택(172)과 드레인 콘택(174)은 서로 동일하거나 서로 다른 평면 및 단면 형상을 가질 수 있다. 실시 예의 이해를 돕기 위해 편의상, 도 2 내지 도 9에서 게이트 전극(160)을 소스 콘택(172)과 비교하여 설명하지만 이러한 설명은 드레인 콘택(174)에 대해서도 적용될 수 있음은 물론이다.
이하, 게이트 하부(160B) 및 콘택 하부(172B, 174B)는 도 2 내지 도 9에 예시된 바와 같이 다양한 단면 형상을 가질 수 있다.
일 실시예에 의하면, 도 2에 예시된 바와 같이, 게이트 하부(160B)는 제1 게이트 세그먼트(160B-1)를 포함한다. 제1 게이트 세그먼트(160B-1)는 게이트 상부(160A)로부터 하측으로 돌출되어 보호층(150)을 관통하여 제2 질화물 반도체층(140)과 접한다.
복수의 콘택 하부(172B) 각각은 제1 콘택 세그먼트(172B-1)를 포함한다. 제1 콘택 세그먼트(172B-1)는 콘택 상부(172A)로부터 하측으로 돌출되어 보호층(150)을 관통하여 제2 질화물 반도체층(140)과 접한다.
제1 게이트 세그먼트(160B-1)의 제1-1 길이(L11)와 제1 콘택 세그먼트(172B-1)의 제1-2 길이(L12)는 서로 다르거나 동일할 수 있다. 또한, 제1 게이트 세그먼트(160B-1)의 제1 폭(W1)과 제1 콘택 세그먼트(172B-1)의 제2 폭(W2)은 서로 동일하거나 다를 수 있다.
다른 실시 예에 의하면, 도 3에 예시된 바와 같이, 게이트 하부(160B)는 제1 게이트 세그먼트(160B-1)뿐만 아니라 제2 게이트 세그먼트(160B-2)를 더 포함할 수 있다. 제2 게이트 세그먼트(160B-2)는 제1 게이트 세그먼트(160B-1)로부터 제2 질화물 반도체층(140)의 내부까지 하측으로 연장되어 돌출되어 있다.
복수의 콘택 하부(172B) 각각은 제1 콘택 세그먼트(172B-1)뿐만 아니라 제2 콘택 세그먼트(172B-2)를 더 포함할 수 있다. 제2 콘택 세그먼트(172B-2)는 제1 콘택 세그먼트(172B-1)로부터 제2 질화물 반도체층(140)의 내부까지 하측으로 연장되어 돌출되어 있다.
제2 게이트 세그먼트(160B-2)의 제2-1 길이(L21)와 제2 콘택 세그먼트(172B-2)의 제2-2 길이(L22)는 서로 동일하거나 다를 수 있다. 즉, 게이트 하부(160B)의 길이(L11 + L21)는 콘택 하부(172B)의 길이(L12 + L22)와 동일하거나 다를 수 있다.
또한, 제2 게이트 세그먼트(160B-2)는 제1 게이트 세그먼트(160B-1)로부터 연장되어 형성되므로, 제1 게이트 세그먼트(160B-1)의 제1 폭(W1)과 동일한 폭을 가질 수 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다. 또한, 제2 콘택 세그먼트(172B-2)는 제1 콘택 세그먼트(172B-1)로부터 연장되어 형성되므로, 제1 콘택 세그먼트(172B-1)의 제2 폭(W2)과 동일한 폭을 가질 수도 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다.
또 다른 실시 예에 의하면, 도 4에 예시된 바와 같이, 게이트 하부(160B)는 제1 및 제2 게이트 세그먼트(160B-1, 160B-2)뿐만 아니라 제3 게이트 세그먼트(160B-3)를 더 포함할 수 있다. 제3 게이트 세그먼트(160B-3)는 제2 게이트 세그먼트(160B-2)로부터 하측으로 연장되어 돌출되어 제1 질화물 반도체층(130)과 접한다. 제3 게이트 세그먼트(160B-3)는 제2 게이트 세그먼트(160B-2)와 함께 제2 질화물 반도체층(140)을 관통한다.
복수의 콘택 하부(172B) 각각은 제1 및 제2 콘택 세그먼트(172B-1, 172B-2)뿐만 아니라 제3 콘택 세그먼트(172B-3)를 더 포함할 수 있다. 제3 콘택 세그먼트(172B-3)는 제2 콘택 세그먼트(172B-2)로부터 하측으로 연장되어 돌출되어 제1 질화물 반도체층(130)과 접한다. 제3 콘택 세그먼트(172B-3)는 제2 콘택 세그먼트(172B-2)와 함께 제2 질화물 반도체층(140)을 관통한다.
제3 게이트 세그먼트(160B-3)의 제3-1 길이(L31)와 제3 콘택 세그먼트(172B-3)의 제3-2 길이(L32)는 서로 동일하거나 다를 수 있다. 즉, 게이트 하부(160B)의 길이(L11 + L21 + L31)는 콘택 하부(172B)의 길이(L12 + L22 + L32)와 동일하거나 다를 수 있다.
제3 게이트 세그먼트(160B-3)는 제1 게이트 세그먼트(160B-1)로부터 연장된 제2 게이트 세그먼트(160B-2)로부터 연장되어 형성되므로, 제1 게이트 세그먼트(160B-1)의 제1 폭(W1)과 동일한 폭을 가질 수도 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다. 또한, 제3 콘택 세그먼트(172B-3)는 제1 콘택 세그먼트(172B-1)로부터 연장된 제2 콘택 세그먼트(172B-2)로부터 연장되어 형성되므로, 제1 콘택 세그먼트(172B-1)의 제2 폭(W2)과 동일한 폭을 가질 수도 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다.
또 다른 실시 예에 의하면, 도 5에 예시된 바와 같이, 게이트 하부(160B)는 제1 내지 제3 게이트 세그먼트(160B-1 ~ 160B-3)뿐만 아니라 제4 게이트 세그먼트(160B-4)를 더 포함할 수 있다. 제4 게이트 세그먼트(160B-4)는 제3 게이트 세그먼트(160B-3)로부터 제1 질화물 반도체층(130)의 내부까지 하측으로 연장되어 돌출되어 있다.
복수의 콘택 하부(172B) 각각은 제1 내지 제3 콘택 세그먼트(172B-1 ~ 172B-3)뿐만 아니라 제4 콘택 세그먼트(172B-4)를 더 포함할 수 있다. 제4 콘택 세그먼트(172B-4)는 제3 콘택 세그먼트로(172B-3)부터 제1 질화물 반도체층(130)의 내부까지 하측으로 연장되어 돌출되어 있다.
제4 게이트 세그먼트(160B-4)의 제4-1 길이(L41)와 제4 콘택 세그먼트(172B-4)의 제4-2 길이(L42)는 서로 동일하거나 다를 수 있다. 즉, 게이트 하부(160B)의 길이(L11 + L21 + L31 + L41)는 콘택 하부(172B)의 길이(L12 + L22 + L32 + L42)와 동일하거나 다를 수 있다.
제2 게이트 세그먼트(160B-2)가 제1 게이트 세그먼트(160B-1)로부터 연장되고, 제3 게이트 세그먼트(160B-3)가 제2 게이트 세그먼트(160B-2)로부터 연장되고, 제4 게이트 세그먼트(160B-4)가 제3 게이트 세그먼트(160B-3)로부터 연장되어 형성되므로, 제4 게이트 세그먼트(160B-4)는 제1 게이트 세그먼트(160B-1)의 제1 폭(W1)과 동일한 폭을 가질 수도 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다.
제2 콘택 세그먼트(172B-2)가 제1 콘택 세그먼트(172B-1)로부터 연장되고, 제3 콘택 세그먼트(172B-3)가 제2 콘택 세그먼트(172B-2)로부터 연장되고, 제4 콘택 세그먼트(172B-4)가 제3 콘택 세그먼트(172B-3)로부터 연장되어 형성되므로, 제4 콘택 세그먼트(172B-4)는 제1 콘택 세그먼트(172B-1)의 제2 폭(W2)과 동일한 폭을 가질 수도 있지만 실시 예는 이에 국한되지 않고 다른 폭을 가질 수도 있다.
제4 게이트 세그먼트(160B-4)의 제4-1 길이(L41) 및 제4 콘택 세그먼트(172B-4)의 제4-2 길이(L42) 각각이 '0'일 경우, 이는 도 4에 예시된 실시 예에 해당한다. 또한, 제4 게이트 세그먼트(160B-4)의 제4-1 길이(L41) 및 제4 콘택 세그먼트(172B-4)의 제4-2 길이(L42) 각각이 50 ㎚보다 크면, 채널층(132)이 형성되지 않을 수도 있고 플라즈마 데미지(plasma damage)가 발생할 수도 있다. 따라서, 제4 게이트 세그먼트(160B-4)의 제4-1 길이(L41)와 제4 콘택 세그먼트(172B-4)의 제4-2 길이(L42) 각각은 0 내지 50 ㎚일 수 있다.
전술한 도 2 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)는 HEMT 구조를 갖지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 예시된 전력 반도체 소자(100)는 MOS(Metal Oxide Semiconductor)-MEMT 구조를 가질 수도 있다. 이 경우, 도 6 내지 도 9에 예시된 바와 같이 전력 반도체 소자(100E ~ 100H)는 게이트 절연막(180)을 더 포함할 수 있다.
도 6을 참조하면, 게이트 절연막(180)은 게이트 전극(160)과 보호층(150)의 사이에 배치된다. 즉, 게이트 절연막(180)은 게이트 상부(160A)의 하면(162)과 보호층(150)의 사이에 배치되고, 게이트 하부(160B)의 제1 게이트 세그먼트(160B-1-1)의 측면(163)과 보호층(160)의 사이에 배치된다.
또한, 게이트 절연막(180)은 제1 게이트 세그먼트(160B-1-1)의 저면(164)과 제2 질화물 반도체층(140)의 사이에 배치된다.
게이트 절연막(180)의 존재로 인해, 게이트 하부(160B)의 제1 게이트 세그먼트(160B-1-1)의 제1-1 길이(L11-1)는 도 2에 예시된 제1 게이트 세그먼트(160B-1)의 길이(L11)로부터 게이트 절연막(180)의 두께(L11-2)만큼 짧다. 또한, 게이트 하부(160B)의 제1 게이트 세그먼트(160B-1-1)의 제1 폭(W1)은 게이트 절연막(180)의 2배 두께만큼 좁아진 폭(W3)이 된다. 이를 제외하면, 도 6에 예시된 전력 반도체 소자(100E)는 도 2에 예시된 전력 반도체 소자(100A)와 동일하므로, 동일한 참조부호를 사용하였으며 이에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 게이트 절연막(180)은 게이트 전극(160)과 보호층(150)의 사이에 배치된다. 즉, 게이트 절연막(180)은 게이트 상부(160A)의 하면(162)과 보호층(150)의 사이에 배치되고, 제1 게이트 세그먼트(160B-1)의 측면(163)과 보호층(160)의 사이에 배치된다.
또한, 게이트 절연막(180)은 게이트 전극(160)과 제2 질화물 반도체층(140) 사이에 배치된다. 즉, 게이트 절연막(180)은 제2 게이트 세그먼트(160B-2)의 측면(165)과 제2 질화물 반도체층(140) 사이에 배치되고, 제2 게이트 세그먼트(160B-2-1)의 저면(164)과 제2 질화물 반도체층(140) 사이에 배치된다.
도 7에서 제1 게이트 세그먼트(160B-1)의 제1-1 길이(L11)는 도 3에 예시된 바와 같지만, 게이트 절연막(180)의 존재로 인해 게이트 하부(160B)의 제2 게이트 세그먼트(160B-2-1)의 제2-1 길이(L21-1)는 도 3에 예시된 제2-1 길이(L21)로부터 게이트 절연막(180)의 두께(L21-2)만큼 짧다. 또한, 게이트 하부(160B)의 제2 게이트 세그먼트(160B-2-1)의 폭은 도 3에 예시된 제1 폭(W1)보다 게이트 절연막(180)의 2배 두께만큼 좁아진 폭(W3)이 된다. 이를 제외하면, 도 7에 예시된 전력 반도체 소자(100F)는 도 3에 예시된 전력 반도체 소자(100B)와 동일하므로, 동일한 참조부호를 사용하였으며 이에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 게이트 절연막(180)은 게이트 전극(160)과 보호층(150)의 사이에 배치된다. 즉, 게이트 절연막(180)은 게이트 상부(160A)의 하면(162)과 보호층(150)의 사이에 배치되고, 제1 게이트 세그먼트(160B-1)의 측면(163)과 보호층(150)의 사이에 배치된다.
또한, 게이트 절연막(180)은 게이트 전극(160)과 제2 질화물 반도체층(140) 사이에 배치된다. 즉, 게이트 절연막(180)은 제2 게이트 세그먼트(160B-2)의 측면(165)과 제2 질화물 반도체층(140) 사이에 배치되고, 제3 게이트 세그먼트(160B-3-1)의 측면(167)과 제2 질화물 반도체층(140) 사이에 배치된다.
또한, 게이트 절연막(180)은 제3 게이트 세그먼트(160B-3-1)의 저면(164)과 제1 질화물 반도체층(130) 사이에 배치된다.
또한, 제1 및 제2 게이트 세그먼트(160B-1, 160B-2)의 제1-1 및 제2-1 길이(L11, L21)는 도 4에 예시된 바와 같지만, 게이트 절연막(180)의 존재로 인해 게이트 하부(160B)의 제3 게이트 세그먼트(160B-3-1)의 제3-1 길이(L31-1)는 도 4에 예시된 제3-1 길이(L31)로부터 게이트 절연막(180)의 두께(L31-2)만큼 짧다.
또한, 게이트 하부(160B)의 제3 게이트 세그먼트(160B-3-1)의 폭은 도 4에 예시된 제1 폭(W1)보다 게이트 절연막(180)의 2배 두께만큼 좁아진 폭(W3)이 된다. 이를 제외하면, 도 8에 예시된 전력 반도체 소자(100G)는 도 4에 예시된 전력 반도체 소자(100C)와 동일하므로, 동일한 참조부호를 사용하였으며 이에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 게이트 절연막(180)은 게이트 전극(160)과 보호층(150)의 사이에 배치된다. 즉, 게이트 절연막(180)은 게이트 상부(160A)의 하면(162)과 보호층(150)의 사이에 배치되고, 제1 게이트 세그먼트(160B-1)의 측면(163)과 보호층(150)의 사이에 배치된다.
또한, 게이트 절연막(180)은 게이트 전극(160)과 제2 질화물 반도체층(140) 사이에 배치된다. 즉, 게이트 절연막(180)은 제2 게이트 세그먼트(160B-2)의 측면(165)과 제2 질화물 반도체층(140) 사이에 배치되고, 제3 게이트 세그먼트(160B-3)의 측면(167)과 제2 질화물 반도체층(140) 사이에 배치된다.
또한, 게이트 절연막(180)은 제4 게이트 세그먼트(160B-4-1)의 측면(169)과 제1 질화물 반도체층(130) 사이에 배치되고, 제4 게이트 세그먼트(160B-4-1)의 저면(164)과 제1 질화물 반도체층(130) 사이에 배치된다.
또한, 제1, 제2 및 제3 게이트 세그먼트(160B-1, 160B-2, 160B-3)의 제1-1, 제2-1 및 제3-1 길이(L11, L21, L31)는 도 5에 예시된 바와 같지만, 게이트 절연막(180)의 존재로 인해 게이트 하부(160B)의 제4 게이트 세그먼트(160B-4-1)의 제4-1 길이(L41-1)는 도 5에 예시된 제4-1 길이(L41)로부터 게이트 절연막(180)의 두께(L41-2)만큼 짧다. 또한, 게이트 하부(160B)의 제4 게이트 세그먼트(160B-4-1)의 폭은 도 5에 예시된 제1 폭(W1)보다 게이트 절연막(180)의 2배 두께만큼 좁아진폭(W3)이 된다. 이를 제외하면, 도 9에 예시된 전력 반도체 소자(100H)는 도 5에 예시된 전력 반도체 소자(100D)와 동일하므로, 동일한 참조부호를 사용하였으며 이에 대한 상세한 설명을 생략한다.
도 6 내지 도 9에서, 게이트 절연막(180)은 소스 콘택(172)의 콘택 상부(172A)와 게이트 전극(160)의 게이트 상부(160A) 사이에서 보호층(150) 위에 배치되고, 드레인 콘택(174)의 콘택 상부(174A)와 게이트 전극(160)의 게이트 상부(160A) 사이에서 보호층(150) 위에 배치될 수도 있다.
전술한 게이트 절연막(180)의 재질은 SiO2 같은 절연 물질일 수 있으며, 실시 예는 이에 국한되지 않는다.
일반적으로 게이트 전극을 형성한 후에 콘택 전극을 형성한다. 그러나, 실시 예에 의하면, 다음과 같은 이유로 게이트 전극(160)과 콘택 전극(172, 174)을 동시에 형성할 수 있다.
도 2에 예시된 바와 같이 게이트 하부(160B)의 길이(L11)와 콘택 하부(172B)의 길이(L12)는 서로 동일할 수 있다. 도 3에 예시된 바와 같이 게이트 하부(160B)의 길이(L11 + L21)와 콘택 하부(172B)의 길이(L12 + L22)는 서로 동일할 수 있다. 도 4에 예시된 바와 같이 게이트 하부(160B)의 길이(L11 + L21 + L31)와 콘택 하부(172B)의 길이(L12 + L22 + L32)는 서로 동일할 수 있다. 도 5에 예시된 바와 같이 게이트 하부(160B)의 길이(L11 + L21 + L31 + L41)와 콘택 하부(172B)의 길이(L12 + L22 + L32 + L42)는 서로 동일할 수 있다. 도 6에 예시된 바와 같이, 게이트 하부(160B)의 길이(L11-1)와 게이트 절연막(180)의 두께(L11-2)의 합(L11)은 콘택 하부(172B)의 제1-2 길이(L12)와 서로 동일할 수 있다. 도 7에 예시된 바와 같이, 게이트 하부(160B)의 길이(L11 + L21-1)와 게이트 절연막(180)의 두께(L21-2)의 합(L11 + L21)은 콘택 하부(172B)의 길이(L12 + L22)와 서로 동일할 수 있다. 도 8에 예시된 바와 같이, 게이트 하부(160B)의 길이(L11 + L21 + L31-1)와 게이트 절연막(180)의 두께(L31-2)의 합(L11 + L21 + L31)은 콘택 하부(172B)의 길이(L12 + L22 + L32)와 서로 동일할 수 있다. 도 9에 예시된 바와 같이, 게이트 하부(160B)의 길이(L11 + L21 + L31 + L41-1)와 게이트 절연막(180)의 두께(L41-2)의 합(L11 + L21 + L31 + L41)은 콘택 하부(172B)의 길이(L12 + L22 + L32 + L42)와 서로 동일할 수 있다.
즉, 도 2 내지 도 5에 예시된 바와 같이 게이트 하부(160B)의 길이와 복수의 콘택 하부(172B)의 길이가 동일하거나 도 6 내지 도 9에 예시된 바와 같이 게이트 하부(160B)의 길이와 게이트 절연막(180)의 두께(L11-2, L21-2, L31-2, L41-2)의 합이 복수의 콘택 하부(172B)의 길이와 동일하고, 콘택 하부(172B, 174B)는 복수 개이므로, 콘택 하부(172B, 174B) 전체의 폭이 게이트 하부(160B)의 폭보다 크다고 하더라도, 게이트 전극(160)과 콘택 전극(172, 174)을 동시에 형성할 수 있다.
따라서, 실시예에 의하면, 게이트 전극(160)과 콘택 전극(172, 174)이 동시에 형성되므로, 게이트 전극(160)의 게이트 상부(160A)와 소스 콘택(172)의 콘택 상부(172A) 사이의 거리(D1) 및 게이트 상부(160A)과 드레인 콘택(174)의 콘택 상부(174A) 사이의 거리(D2) 간의 오차(misalignment)가 감소되거나 제거될 수 있어, 전력 반도체 소자의 특성이 균일해질 수 있다.
또한, 도 1 내지 도 9를 참조하면, 게이트 전극(160)에서 게이트 하부(160B)는 한 개인 반면, 콘택 전극(172, 174)에서 콘택 하부(172B, 174B)는 복수 개이다. 이는, 게이트 전극(160)의 제1 폭(W1)은 좁고 소스 콘택(172)이나 드레인 콘택(174)의 전체 폭은 크기 때문에, 게이트 전극(160)과 콘택 전극(172, 174)을 동시에 형성하기 위함이다. 또한, 복수의 콘택 하부(172B, 174B) 사이의 간격인 제3 폭(W3)은 소스 콘택(172)과 드레인 콘택(174)에서 서로 다를 수도 있고 동일할 수도 있다.
게이트 전극(160)의 선폭(W1)은 소스 및 드레인 콘택(172, 174)의 선폭(W2)보다 작기 때문에, 게이트 전극(160)과 콘택 전극(172, 174)을 동시에 형성하기 위해서, 선폭(W1)에 따라 선폭(W2)이 결정된다.
또한, 도 2, 도 3, 도 6 및 도 7에 예시된 바와 같이 게이트 전극(160)의 게이트 하부(160B) 및 콘택 전극(172, 174)의 콘택 하부(172B, 174B) 각각이 제2 질화물 반도체층(140)을 관통하지 않을 경우, 전력 반도체 소자(100A, 100B, 100E, 100F)은 노말리 온(normally-on)으로 작동한다. 반면에, 도 4, 도 5, 도 8 및 도 9에 예시된 바와 같이, 게이트 전극(160)의 게이트 하부(160B) 및 콘택 전극(172, 174)의 콘택 하부(172B, 174B) 각각이 제2 질화물 반도체층(140)을 관통하여 형성될 경우, 전력 반도체 소자(100C, 100D, 100G, 100H)는 노말리 오프(normally-off)로 작동할 수 있다.
전술한 제1 및 제2 폭(W1, W2) 각각은 1 ㎛일 수 있고, 제3 폭(W3)은 1 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다. 만일, 제1 및 제2 폭(W1, W2)이 서로 동일할 경우, 제1 및 제2 폭(W1, W2)의 상이함에 의해 발생되는 불균일성(loading effect) 문제가 해소될 수 있다.
또한, 전술한 바와 같이 콘택 전극(172, 174)이 복수의 콘택 하부(172B, 174B)로 구현될 경우, 콘택 저항이 감소되어 전력 반도체 소자의 특성이 개선될 수 있다.
이하, 도 2에 예시된 전력 반도체 소자(100A)의 제조 방법에 대해서 다음과 같이 첨부된 도면을 참조하여 설명하지만, 실시 예는 이에 국한되지 않으며 다양한 방법에 의해 형성될 수 있음은 물론이다.
도 10a 내지 도 10e는 도 2에 예시된 전력 반도체 소자(100A)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 10a를 참조하면, 기판(110) 위에 버퍼층(120)을 형성한다.
실리콘이나 사파이어를 이용하여 기판(110)을 형성할 수 있으며, 버퍼층(120)은 AlN, AlAs, SiC 또는 GaN 중 적어도 하나를 이용하여 형성될 수 있다. 예를 들어, 버퍼층(120)은 LT-GaN에 의해 금속 유기 화학 증착(MOCVD:Metal Organic Vapor Deposition)법으로 형성될 수 있다.
이후, 버퍼층(120) 위에 제1 및 제2 질화물 반도체층(130, 140)을 형성한다. 제1 질화물 반도체층(130)은 언도프된 반도체 화합물 예를 들어 uGaN에 의해 형성할 수 있지만, 실시 예는 이에 국한되지 않는다.
제2 질화물 반도체층(140)은 AlGaN에 의해 형성할 수 있지만, 실시 예는 이에 국한되지 않는다.
이후, 제2 질화물 반도체층(140) 위에 보호층(150)을 형성한다. 보호층(150)은 SiNy에 의해 형성할 수 있지만, 실시 예는 이에 국한되지 않는다.
도 10b를 참조하면, 보호층(150) 위에 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)이 형성될 부분을 노출시키는 포토 레지스트층(192)을 형성한다.
도 10c를 참조하면, 포토 레지스터층(192)을 식각 마스크로 이용하여 포토 리소그라피(photo lithography)법에 의해 보호층(150)을 식각하여, 제1 관통 홀(H1) 및 제2 관통 홀(H21, H22)을 보호층(150)에 형성한다.
이후, 도 10d를 참조하면, 포토 레지스트층(192)을 제거하여, 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)이 패터닝된 보호층(150)이 완성된다.
이후, 도 10e를 참조하면, 게이트 전극(160)과 콘택 전극(172, 174)이 형성될 영역을 노출하는 패턴을 갖는 마스크층(193)을 패터닝된 보호층(150) 위에 형성한다. 이후, 마스크층(193)을 이용하여, 도 2에 예시된 바와 같이 게이트 전극(160)과 오믹 전극(172, 174)을 형성한 후, 마스크층(193)을 제거한다. 즉, 게이트 전극(160)을 형성하는 물질이 제1 홀(H1)에 매립되고, 소스 콘택(172)을 형성하는 물질이 제2-1 관통 홀(H21)에 매립되고, 드레인 콘택(174)을 형성하는 물질이 제2-2 관통 홀(H22)에 매립된다.
예를 들어, 게이트 전극(160), 소스 콘택(172) 및 드레인 콘택(174)을 형성하기 위한 물질로서 금(Au), 티타늄(Ti), 팔라듐(Pd), 실리콘(Si) 또는 알루미늄(Al) 중 적어도 하나가 이용될 수 있다.
일반적으로, 게이트 전극의 선 폭이 소스 콘택이나 드레인 콘택의 전체 선폭보다 작다. 따라서, 게이트 전극과 단수 개의 콘택 하부를 갖는 콘택 전극을 보호층(150)에 동시에 형성한다면 보호층(150)에 형성되는 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)의 폭과 깊이는 서로 달라질 것이다.
그러나, 실시 예에 의하면, 콘택 하부(172B, 174B)는 복수 개이고, 게이트 전극(160)의 게이트 하부(160B)의 제1 폭(W1)과 복수의 콘택 하부(172B, 174B) 각각의 제2 폭(W2)이 동일하며, 게이트 하부(160B)의 길이와 복수의 콘택 하부(172B, 174B) 각각의 길이가 동일하기 때문에, 동일한 식각 마스크(192)를 이용하여 폭이 서로 동일하고 깊이가 서로 동일한 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)을 형성할 수 있다. 이와 같이, 게이트 전극(160)과 콘택 전극(172, 174)을 동시에 형성할 수 있어, 로딩 효과(loading effect)와 비정렬(misalignment) 문제가 해소될 수 있다.
전술한 도 10a 내지 도 10e에 도시된 공정은 도 3 내지 도 5에 예시된 전력 반도체 소자(100B ~ 100D)의 제조 방법에도 적용될 수 있다. 즉, 도 3에 예시된 전력 반도체 소자(100B)를 제조하기 위해, 도 10c에서 포토 레지스트층(192)을 이용하여 보호층(150)뿐만 아니라 제2 질화물 반도체층(140)도 제2 길이(L21, L22)만큼 더 식각한다. 도 4에 예시된 전력 반도체 소자(100C)를 제조하기 위해, 도 10c에서보호층(150)뿐만 아니라 제2 질화물 반도체층(140)을 제2 길이(L21, L22)와 제3 길이(L31, L32)만큼 더 식각한다. 도 5에 예시된 전력 반도체 소자(100D)를 제조하기 위해, 도 10c에서 보호층(150)과 제2 질화물 반도체층(140)뿐만 아니라 제1 질화물 반도체층(130)을 제4 길이(L41, L42)만큼 더 식각한다. 이를 제외하면, 도 10a, 도 10b, 도 10d 및 도 10e에 도시된 공정이 도 3 내지 도 5에 예시된 전력 반도체 소자(100B ~ 100D)를 제조하기 위해 동일하게 적용될 수 있다.
이하, 도 6에 예시된 전력 반도체 소자(100E)의 제조 방법을 첨부한 도면을 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 6에 예시된 전력 반도체 소자(100E)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.
도 11a 내지 도 11e는 도 6에 예시된 전력 반도체 소자(100E)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 10a 내지 도 10d에 예시된 바와 같이, 보호층(150)을 식각하여 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)을 형성함은 전술한 바와 같다.
이후, 도 11a에 예시된 바와 같이, 제1 관통 홀(H1)과 제2 관통 홀(H21, H22)이 형성된 패터닝된 보호층(150)의 상부에 게이트 절연막(180)을 도포한다. 예를 들어, SiO2와 같은 절연 물질을 보호층(150) 위에 도포하여 게이트 절연막(180)을 형성할 수 있다.
이후, 도 11b에 예시된 바와 같이, 콘택 전극(172, 174)이 형성될 영역을 노출시키는 포토 레지스트층(194)을 형성한다. 이후, 포토 레지스트층(194)을 식각 마스크로 이용하여 콘택 전극(172, 174)이 형성될 영역의 게이트 절연막(180)을 제거한다. 이를 위해, BOE(Buffered Oxide Etchant) 등을 이용한 습식 식각이나 Cl2 등을 이용한 건식 식각을 이용할 수 있다.
이후, 도 11c에 예시된 바와 같이, 포토 레지스트층(194)을 이용하여 콘택 전극(172, 174)을 형성한다. 예를 들어, 콘택 전극(172, 174)은 금(Au), 티타늄(Ti), 팔라듐(Pd), 실리콘(Si) 또는 알루미늄(Al) 중 적어도 하나를 이용하여 형성될 수 있다.
이후, 도 11d에 예시된 바와 같이, 포토 레지스트층(194)을 제거한다.
이후, 도 11e에 예시된 바와 같이, 게이트 전극(160)이 형성될 부분을 노출시키는 포토 레지스트층(196)을 형성한 후, 포토 레지스트층(196)을 마스크로 이용하여 게이트 전극(160)을 형성한다. 예를 들어, 게이트 전극(160)은 금(Au), 티타늄(Ti), 팔라듐(Pd), 실리콘(Si) 또는 알루미늄(Al) 중 적어도 하나를 이용하여 형성될 수 있다.
이후, 포토 레지스트층(196)을 제거하면 도 6에 예시된 전력 반도체 소자(100E)가 완성된다.
전술한 도 10a 내지 도 10d 및 도 11a 내지 도 11e에 도시된 공정은 도 7 내지 도 9에 예시된 전력 반도체 소자(100F ~ 100H)의 제조 방법에도 적용될 수 있다.
도 1 내지 도 9에 예시한 전력 반도체 소자(100, 100A ~ 100H)는 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 또는 조명 소자 등의 다양한 분야에 적용될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A ~ 100H: 전력 반도체 소자 101: 소자 분리 영역
110: 기판 120: 버퍼층
130: 제1 질화물 반도체층 132: 채널층
140: 제2 질화물 반도체층 150: 보호층
160: 게이트 전극 160A: 게이트 상부
160B: 게이트 하부 160B-1 ~ 160B-4: 게이트 세그먼트
172, 174: 콘택 전극 172A, 174A: 콘택 상부
172B, 174B: 콘택 하부 172B-1 ~ 172B-4: 콘택 세그먼트
H1: 제1 관통 홀 H21, H22: 제2 관통 홀
H31, H32: 제3 관통 홀
110: 기판 120: 버퍼층
130: 제1 질화물 반도체층 132: 채널층
140: 제2 질화물 반도체층 150: 보호층
160: 게이트 전극 160A: 게이트 상부
160B: 게이트 하부 160B-1 ~ 160B-4: 게이트 세그먼트
172, 174: 콘택 전극 172A, 174A: 콘택 상부
172B, 174B: 콘택 하부 172B-1 ~ 172B-4: 콘택 세그먼트
H1: 제1 관통 홀 H21, H22: 제2 관통 홀
H31, H32: 제3 관통 홀
Claims (16)
- 기판;
상기 기판 위에 배치된 제1 질화물 반도체층;
상기 제1 질화물 반도체층 위에 배치된 제2 질화물 반도체층;
상기 제2 질화물 반도체층 위에 배치되는 보호층;
상기 보호층 상에 서로 이격되어 배치되는 복수의 콘택 전극;
상기 복수의 콘택 전극 사이에 배치되는 게이트 전극; 및
상기 게이트 전극과 상기 보호층 사이에 배치되는 게이트 절연막;을 포함하고,
상기 복수의 콘택 전극 각각은, 상기 보호층의 상면에 배치된 콘택 상부 및 상기 콘택 상부에서 상기 제2 질화물 반도체층을 향하여 돌출된 복수의 콘택 하부를 포함하고,
상기 게이트 전극은, 상기 게이트 절연막의 상면에 배치되는 게이트 상부 및 상기 게이트 상부에서 상기 제2 질화물 반도체층을 향하여 돌출된 게이트 하부를 포함하고,
상기 보호층에는, 상기 게이트 하부를 수용하는 제1 관통 홀 및 상기 복수의 콘택 하부 각각을 수용하는 복수의 제2 관통 홀이 형성되고, 상기 제1 관통 홀의 폭은 상기 복수의 제2 관통 홀 각각의 폭과 동일하고,
상기 게이트 절연막에는 상기 콘택 상부를 수용하는 제3 관통 홀이 형성되며, 상기 제3 관통 홀의 폭은 상기 복수의 제2 관통 홀 각각의 폭의 합 보다 크고,
상기 게이트 절연막은 상기 콘택 상부의 측면과 직접 접촉하는 전력 반도체 소자. - 삭제
- 제1 항에 있어서,
상기 게이트 하부는
상기 보호층을 관통하고 상기 제2 질화물 반도체층과 접하는 제1 게이트 세그먼트를 포함하고,
상기 복수의 콘택 하부 각각은
상기 보호층을 관통하고 상기 제2 질화물 반도체층과 접하는 제1 콘택 세그먼트를 포함하고,
상기 제1 게이트 세그먼트의 길이와 상기 제1 콘택 세그먼트의 길이는 동일한 전력 반도체 소자. - 제3 항에 있어서, 상기 제1 게이트 세그먼트의 폭과 상기 제1 콘택 세그먼트의 폭은 동일한 전력 반도체 소자.
- 제3 항에 있어서,
상기 게이트 하부는
상기 제1 게이트 세그먼트로부터 상기 제2 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제2 게이트 세그먼트를 더 포함하고,
상기 콘택 하부는
상기 제1 콘택 세그먼트로부터 상기 제2 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제2 콘택 세그먼트를 더 포함하는 전력 반도체 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제5 항에 있어서,
상기 게이트 하부는
상기 제2 게이트 세그먼트와 함께 상기 제2 질화물 반도체층을 관통하도록 상기 제2 게이트 세그먼트로부터 하측으로 연장되어 돌출되고 상기 제1 질화물 반도체층과 접하는 제3 게이트 세그먼트; 및 상기 제3 게이트 세그먼트로부터 상기 제1 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제4 게이트 세그먼트를 더 포함하고,
상기 콘택 하부는
상기 제2 콘택 세그먼트와 함께 상기 제2 질화물 반도체층을 관통하도록 상기 제2 콘택 세그먼트로부터 하측으로 연장되어 돌출되고 상기 제1 질화물 반도체층과 접하는 제3 콘택 세그먼트; 및 상기 제3 콘택 세그먼트로부터 상기 제1 질화물 반도체층의 내부까지 하측으로 연장되어 돌출된 제4 콘택 세그먼트를 더 포함하고,
상기 제4 게이트 세그먼트와 상기 제4 콘택 세그먼트 각각의 길이는 0 내지 50 ㎚인 전력 반도체 소자. - 삭제
- 삭제
- 삭제
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