TWI793229B - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TWI793229B
TWI793229B TW107145956A TW107145956A TWI793229B TW I793229 B TWI793229 B TW I793229B TW 107145956 A TW107145956 A TW 107145956A TW 107145956 A TW107145956 A TW 107145956A TW I793229 B TWI793229 B TW I793229B
Authority
TW
Taiwan
Prior art keywords
layer
iii
compound
barrier layer
region
Prior art date
Application number
TW107145956A
Other languages
English (en)
Other versions
TW201943071A (zh
Inventor
陳祈銘
陳奎銘
喻中一
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201943071A publication Critical patent/TW201943071A/zh
Application granted granted Critical
Publication of TWI793229B publication Critical patent/TWI793229B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

根據本發明的一些實施例，一種半導體結構包含：一p型摻雜III-V族化合物層；一III-V族化合物通道層，其位於該p型摻雜III-V族化合物層上方；及一障壁層。該III-V族化合物通道層包含一上區域及一下區域，且該障壁層夾於該III-V族化合物通道層之該上區域與該下區域之間。該III-V族化合物通道層包含一第一帶隙，該障壁層包含一第二帶隙，且該第二帶隙大於該第一帶隙。

Description

半導體結構
本發明實施例係有關一種半導體結構。
在半導體技術中，III-V族半導體化合物歸因於其特性而用於形成各種積體電路裝置，諸如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(HEMT)。一HEMT係在具有不同帶隙之兩個材料之間併入一接面(即，一異質接面)作為取代一摻雜區域之通道之一場效電晶體，摻雜區域一般用於金屬氧化物半導體場效電晶體(MOSFET)。與MOSFET相比，HEMT具有包含高電子遷移率及高頻傳輸信號能力等等之諸多誘人性質。
自一應用觀點看，HEMT具有諸多優點。儘管存在上述誘人性質，但基於III-V族半導體化合物之裝置開發仍面臨諸多挑戰。已實施針對此等III-V族半導體化合物之組態及材料之各種技術以試圖進一步提高電晶體裝置效能。
根據本發明的一實施例，一種半導體結構包括：一p型摻雜III-V族化合物層；一III-V族化合物通道層，其位於該p型摻雜III-V族化合物層上方，該III-V族化合物層包括一上區域及一下區域；及一障壁層，其夾於該III-V族化合物通道層之該上區域與該下區域之間，其中該III-V族化合物通道層之該上區域及該下區域包括一第一帶隙，該障壁層包括一第二帶隙，且該第二帶隙大於該第一帶隙。
根據本發明的一實施例，一種半導體結構包括：一III-V族化合物層，其包括一第一區域、一第二區域及一第三區域，其該第二區域夾於該第一區域與該第三區域之間；一第一障壁層，其夾於該第一區域與該第二區域之間；一第二障壁層，其夾於該第二區域與該第三區域之間；及一作用層，其位於該III-V族化合物層上方；其中該III-V族化合物層包括一第一帶隙，該第一障壁層包括一第二帶隙，該第二障壁層包括一第三帶隙，且該第二帶隙及該第三帶隙大於該第一帶隙。
根據本發明的一實施例，一種半導體結構包括：一p型摻雜III-V族化合物層；一III-V族化合物通道層，其位於該p型摻雜III-V族化合物層上方；一第一障壁層，其夾於該p型摻雜III-V族化合物層與該III-V族化合物通道層之間；及一第二障壁層，其夾於該第一障壁層與該III-V族化合物通道層之間，其中該III-V族化合物通道層包括一第一帶隙，該第一障壁層包括一第二帶隙，該第二障壁層包括一第三帶隙，該第二帶隙及該第三帶隙大於該第一帶隙，且該第二帶隙不同於該第三帶隙。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或形成於一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且本身不指示所討論之各種實施例及/或組態之間之一關係。
此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」、「在...上」及其類似者)可在本文中用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
如本文中所使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此區分。除非內文清楚指示，否則本文中所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序。
如本文中所使用，術語「近似」、「實質上」、「實質」及「約」用於描述及考量小變動。當結合一事件或情形使用時，術語可涉及其中精確發生該事件或情形之例項及其中非常近似發生該事件或情形之例項。例如，當結合一數值使用時，術語可涉及小於或等於該數值之±10%之一變動範圍，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%。例如，若兩個數值之間之一差小於或等於該等值之一平均數之±10% (諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%)，則可認為該等值「實質上」相同或相等。例如，「實質上」平行可涉及相對於0°之一角變動範圍，其小於或等於±10°，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°。例如，「實質上」垂直可涉及相對於90°之一角變動範圍，其小於或等於±10°，諸如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°。
III-V族半導體化合物用於形成諸如HEMT裝置之各種積體電路裝置。例如，在一些實施例中，基於矽上氮化鎵(GaN-on-Si)之裝置在過去幾年已變成功率裝置之一誘人選項。GaN電晶體裝置在定位於一AlGaN界面及一GaN異質結構界面附近之二維電子氣(2DEG)層中提供一高電子遷移率。換言之，2DEG層取代一摻雜區域(其一般用於MOSFET裝置)充當通道。
類似於MOSFET裝置，HEMT裝置包含一閘極電極、一源極電極及一汲極電極。隨著HEMT裝置之大小不斷減小，其已在過去幾十年實現積體電路之速度、效能、密度及每單位功能成本之持續改良。然而，隨著大小減小，會產生諸如源極穿通之非所要效應。在一些實施例中，HEMT裝置之穿通問題更嚴重，此係因為其小閘極長度(Lg)、2DEG層中之高載子密度及閘極邊緣處之高電場。
因此，本揭露提供一種半導體結構，其包含插入GaN通道層中或GaN通道層下方之一障壁層。在一些實施例中，障壁層位於2DEG層下方且包含大於GaN通道層之一帶隙。因此，歸因於由障壁層提供之較高電子躍遷障壁而緩解穿通效應。因此，提高裝置效能。
應易於認識到，根據本揭露之一些實施例所提供之半導體結構可用於一HEMT裝置，但不受限於此。在一些實施例中，半導體結構可用於諸如高功率裝置、場效電晶體(FET)裝置、發光二極體(LED)裝置、高頻裝置或其他適合IC裝置之各種IC裝置中。
圖1及圖2係分別繪示根據一些實施例中之本揭露之態樣之一HEMT裝置1及一HEMT裝置2的示意圖。在一些實施例中，HEMT裝置1及HEMT裝置2分別包含一半導體結構100a、100b、100c、100d或100e。在一些實施例中，HEMT裝置1及HEMT裝置2之半導體結構100a至100e分別包含一基板10、安置於基板10上方之一緩衝層20、安置於緩衝層20上方之一III-V族化合物堆疊30及安置於III-V族化合物堆疊30上方之一作用層40。在一些實施例中，HEMT裝置1及HEMT裝置2分別包含安置於半導體結構100a、100b、100c、100d或100e上方之一閘極電極60G、一源極電極60S及一汲極電極60D。閘極電極60G、源極電極60S及汲極電極60D可包含諸如金屬之一導電材料。可如圖1及圖2中所展示般形成諸如閘極接點、源極接點及汲極接點之接點。此外，可根據需要藉由摻雜源極電極60S及汲極電極60D下方之層來形成歐姆接點(圖中未展示)。
如圖1及圖2中所展示，在一些實施例中，源極電極60S及汲極電極60D分別穿透至半導體結構100a至100e之作用層40中且接觸III-V族化合物堆疊30，但本揭露不受限於此。閘極電極60G安置於半導體結構100a至100e之作用層40上方。在一些實施例中，閘極電極60G之一底部定位於作用層40上，且一閘極長度Lg1 由閘極電極60G之一寬度界定，如圖1中所展示。HEMT裝置1之一載子通道變成常開式。在操作中，施加一負閘極電壓以切斷HEMT裝置1之載子通道，且因此亦將HEMT裝置1視為一耗盡型HEMT (亦指稱D型HEMT)裝置。在一些實施例中，一III-V族化合物層62安置於閘極電極60G與作用層40之間，且一閘極長度Lg2 由III-V族化合物層62之一寬度界定，如圖2中所展示。在一些實施例中，III-V族化合物層62包含一摻雜III-V族化合物層(諸如一p摻雜GaN層)，但本揭露不受限於此。在一些實施例中，p摻雜GaN層62及下伏作用層40形成一PN接面。當未施加電壓時，此PN接面耗盡閘極電極60G下方之2DEG。因此，HEMT裝置2之一載子通道變成常關式。在操作中，施加一正閘極電壓以接通HEMT裝置2之載子通道，且因此亦將HEMT裝置2視為一增強型HEMT (亦指稱E型HEMT)裝置。
在一些實施例中，半導體結構100a至100e之基板10包含碳化矽(SiC)基板、藍寶石基板或矽基板。在至少一實施例中，基板10包含一(111)矽晶圓。即，矽基板包含一(111)平面中之一頂面，其中(111)係由此項技術中已知之米勒(Miller)指數表示之一結晶面。(111)矽晶圓經選擇以提供與一上覆層之一適當晶格失配，但本揭露不受限於此。
參考圖3A、圖4A、圖5A、圖6A及圖7A，半導體結構100a至100e之緩衝層20可為一多層結構。在一些實施例中，緩衝層20包含至少一晶種層22及一過渡層24。在一些實施例中，晶種層22 (亦稱為一成核層)具有適合於橋接基板10與一上覆層(諸如III-V族化合物堆疊30)之間之晶格失配及/或熱膨脹係數(TEC)失配之一晶格結構及/或一TEC。在一些實施例中，晶種層22包含氮化鋁(AlN)，但本揭露不受限於此。在一些實施例中，藉由磊晶生長(諸如(例如(但不限於))金屬有機化學氣相沈積(MOCVD)、分子束磊晶法(MBE)及氫化物氣相磊晶法(HVPE))來形成晶種層22。
半導體結構100a至100e之緩衝層20之過渡層24安置於晶種層22上。然而，在一些實施例中，當省略晶種層時，過渡層24可形成於基板10上方。過渡層24進一步促進晶種層22 (或基板10)與上覆III-V族化合物堆疊30之間之晶格結構及TEC之逐漸變化。在一些實施例中，過渡層24包含一分級氮化鋁鎵(Alx1 Ga(1-x1) N)，且x1係AlGaN層中之鋁含量比。在一些實施例中，分級AlGaN層包含多個層，其等各具有自毗鄰晶種層22之一底層減小至毗鄰III-V族化合物堆疊30之一頂層之一Al含量比x1。在一些實施例中，個別AlGaN層中之Al含量比x1自1減小至0.1。AlGaN層之數目及/或個別AlGaN層中之Al含量比x1係在各種實施例之範疇內。在一些實施例中，分級AlGaN層不是包含具有不同x1比率之多個層，而是具有比率x1之一連續梯度。在一些實施例中，比率x1之連續梯度自毗鄰晶種層22 (或基板10)之一區域減小至毗鄰III-V族化合物堆疊30之一區域，自1減小至0.1。在一些實施例中，藉由諸如(例如(但不限於)) MOCVD之一磊晶生長來形成過渡層24。在一些實施例中，可省略過渡層24。
參考圖3A、圖4A、圖5A、圖6A及圖7A，半導體結構100a至100e之作用層40包含可具有不同於III-V族化合物堆疊30之組合物之一或多個III-V族化合物層。在一些實施例中，作用層40包含AlN、AlGaN、氮化銦鋁(InAlN)、砷化鋁鎵(AlGaAs)、磷化鋁銦(AlInP)或其等之一組合。在一些實施例中，作用層40包含Alx2 Ga(1x2) N，其中x2係Al含量比，且Al含量比x2在自約0.1至約0.3之範圍內。在一些實施例中，Al含量比x2在自約0.13至約0.15之範圍內，但本揭露不受限於此。在一些實施例中，作用層40包含自約10奈米(nm)至約30 nm之範圍內之一厚度，但本揭露不受限於此。在一些實施例中，作用層40之厚度在自約15 nm至約25 nm之範圍內，但本揭露不受限於此。應瞭解，作用層40用於提供一帶隙中斷以形成一2DEG層。因此，若作用層40太厚，則難以選擇性地控制通道層之傳導性。然而，若作用層40太薄，則無法取得足量電子來形成2DEG。在一些實施例中，藉由諸如(例如(但不限於)) MOCVD之一磊晶生長來形成作用層40。
參考圖3A，半導體結構100a之III-V族化合物堆疊30夾於緩衝層20與作用層40之間。III-V族化合物堆疊30可包含安置於緩衝層20上方之一第一III-V族化合物層32、安置於第一III-V族化合物層32上方之一第二III-V族化合物層34a、安置於第二III-V族化合物層34a上方之一第三III-V族化合物層34b及夾於第二III-V族化合物層34a與第三III-V族化合物層34b之間之一障壁層36。障壁層36藉由第二III-V族化合物層34a來與第一III-V族化合物層32分離。另外，作用層40安置於第三III-V族化合物層34b上，如圖3A中所展示。第一III-V族化合物層32包含諸如p型摻雜劑之摻雜劑。在一些實施例中，提供p型摻雜III-V族化合物層32以俘獲自基板10漫射之電子且因此減少來自基板10之電子注入。在一些實施例中，第一III-V族化合物層32包含摻雜有p型摻雜劑之氮化鎵(GaN)。在一些實施例中，p型摻雜劑包含碳(C)、鐵(Fe)、鎂(Mg)、鋅(Zn)或其他適合p型摻雜劑。在一些實施例中，p型摻雜劑之一濃度在自約5E18個離子/cm3 至約2E19個離子/cm3 之範圍內，但本揭露不受限於此。在一些實施例中，p型摻雜第一III-V族化合物層32之一厚度在自約0.5微米(mm)至約5 mm之範圍內，但本揭露不受限於此。若p型摻雜第一III-V族化合物層32之厚度小於0.5 mm，則其會因太薄而無法防止自基板10注入電子。在一些實施例中，藉由諸如(例如(但不限於)) MOCVD或MBE之一磊晶生長來形成p型摻雜第一III-V族化合物層32。
仍參考圖3A，第二III-V族化合物層34a及第三III-V族化合物層34b包含諸如一未摻雜III-V族化合物層或一未有意摻雜III-V族化合物層之一相同材料。在一些實施例中，第二III-V族化合物層34a及第三III-V族化合物層34b包含諸如一未摻雜GaN層或一未有意摻雜GaN層之相同材料，但本揭露不受限於此。因此，第二III-V族化合物層34a及第三III-V族化合物層34b可被視為一III-V族化合物層34，同時第二III-V族化合物層34a指稱III-V族化合物層34之一下區域且第三III-V族化合物層34b指稱III-V族化合物層34之一上區域。III-V族化合物層34之下區域34a及上區域34b包含一第一帶隙。在一些實施例中，第二III-V族化合物層34a (下區域34a)之一厚度在自約0.4 mm至約0.6 mm之範圍內，但本揭露不受限於此。在一些實施例中，第三III-V族化合物層34b (上區域34b)之一厚度在自約0.2 mm至約0.4 mm之範圍內，但本揭露不受限於此。在一些實施例中，藉由諸如(例如(但不限於)) MOCVD或MBE之一磊晶生長來分別形成第三III-V族化合物層34之下區域34a及上區域34b。
仍參考圖3A，障壁層36夾於未摻雜(或未有意摻雜)上區域34b與未摻雜(或未有意摻雜)下區域34a之間。此外，障壁層36藉由未摻雜(或未有意摻雜)上區域34b來與作用層40分離且藉由未摻雜(或未有意摻雜)下區域34a來與p型摻雜第一III-V族化合物層32分離。障壁層36包含一第二帶隙。更重要的是，障壁層36之第二帶隙大於III-V族化合物層34之下區域34a及上區域34b之第一帶隙。在一些實施例中，障壁層36包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，障壁層36包含Alx3 Ga(1-x3) N，其中x3在約0.3至約0.9之一範圍內。在一些實施例中，障壁層36之一厚度介於約1奈米(nm)至約5 nm之間，但本揭露不受限於此。在一些實施例中，藉由諸如(例如(但不限於)) MOCVD或MBE之一磊晶生長來形成障壁層36。
參考圖3B，其繪示根據本揭露之實施例之操作中之HEMT裝置1或HEMT裝置2之半導體結構100a。根據本揭露之一或多個實施例，HEMT裝置1或HEMT裝置2包含形成於兩個不同半導體材料層(諸如作用層40及III-V族化合物層34之上區域34b)之間之一異質接面。來自作用層40中之一壓電效應之電子落入至上區域34b中且因此在上區域34b中產生高移動性導電電子之一薄層。此薄層指稱一2DEG層70。如圖3B中所展示，2DEG層70形成於作用層40及上區域34b之一界面附近之上區域34b內。2DEG層70用作HEMT裝置1或HEMT裝置2之一通道。在一些實施例中，作用層40因此指稱一施體供應層且III-V族化合物層34之上區域34b因此指稱一III-V族化合物通道層。
圖3C係根據本揭露之實施例之包含具有障壁層36之半導體結構100a之一HEMT裝置1或2及無障壁層之一HEMT裝置之一圖式。能帶圖指示電子能階對至HEMT裝置1或HEMT裝置2中之一深度。HEMT裝置1或HEMT裝置2之一帶隙302包含障壁層36且一HEMT裝置之一帶隙304無障壁層。如圖3C中所展示，帶隙302指示歸因於障壁層36之一中斷306。此中斷306有助於減少源極至汲極洩漏。在一些實施例中，源極至汲極洩漏電流可減小至低於1E-8 A/mm，但本揭露不受限於此。相比而言，帶隙304指示無中斷且源極至汲極洩漏電流因此可高於1E-8 A/mm。
參考圖3B及圖3C，應注意，根據一些實施例，上文所提及之上區域(第三III-V族化合物層) 34b之厚度在自約0.2 mm至約0.4 mm之範圍內。若上區域34b之厚度小於0.2 mm，則其會因太薄而無法形成2DEG層70。若上區域34b之厚度大於0.4 mm，則障壁層36會因太遠離2DEG層70而無法提供中斷306。然而，熟悉技術者應瞭解，可取決於閘極長度Lg1 或Lg2 及/或作用層40中之Al濃度來調整上區域34b之厚度範圍。另外，若III-V族化合物通道層34之下區域34a之厚度小於0.4 mm，則其會因太薄使p型摻雜第一III-V族化合物層32對2DEG層70施加不利影響。
因此，HEMT裝置1或HEMT裝置2之半導體結構100a將障壁層36併入III-V族化合物通道層34之上區域34b與下區域34a之間以提供大於III-V族化合物通道層34之第一帶隙之第二帶隙。因此，產生一中斷且因此緩解穿通效應。
參考圖4A及圖4B，在一些實施例中，在HEMT裝置1或HEMT裝置2中採用半導體結構100b。半導體結構100b包含基板10、安置於基板10上方之緩衝層20、安置於緩衝層20上方之III-V族化合物堆疊及安置於III-V族化合物堆疊30上方之作用層40，如圖4A中所展示。應瞭解，半導體結構100b之基板10、緩衝層20及作用層40可類似於半導體結構100a之相關層，因此，為簡潔起見，省略相關細節。
在一些實施例中，半導體結構100b之III-V族化合物堆疊30夾於緩衝層20與作用層40之間。III-V族化合物堆疊30可包含一第一III-V族化合物層32。如上文所提及，第一III-V族化合物層32可為一p型摻雜III-V族化合物層。在一些實施例中，半導體結構100b之p型摻雜第一III-V族化合物層32類似於半導體結構100a之p型摻雜第一III-V族化合物層32，因此，為簡潔起見，省略相關細節。
半導體結構100b包含安置於p型摻雜第一III-V族化合物層32上方之一第二III-V族化合物層34。換言之，第二III-V族化合物層34夾於p型摻雜第一III-V族化合物層32與作用層40之間。在一些實施例中，第二III-V族化合物層34包含至少三個區域。如圖4A及圖4B中所展示，第二III-V族化合物層34包含一第一區域34a、一第二區域34b及一第三區域34c，且第二區域34b夾於第一區域34a與第三區域34c之間。作用層40安置於第二III-V族化合物層34上方。在一些實施例中，作用層40安置於第二III-V族化合物層34之第三區域34c上且與第三區域34c接觸。半導體結構100b進一步包含夾於第一區域34a與第二區域34b之間之一第一障壁層36a。半導體結構100b進一步包含夾於第二區域34b與第三區域34c之間之一第二障壁層36b。
仍參考圖4A，第二III-V族化合物層34之第一區域34a、第二區域34b及第三區域34c可包含諸如一未摻雜III-V族化合物層或一未有意摻雜III-V族化合物層之一相同材料。在一些實施例中，第二III-V族化合物層34之第二區域34b及第三區域34c可包含諸如一未摻雜GaN層或一未有意摻雜GaN層之相同材料，但本揭露不受限於此。因此，第二III-V族化合物層34之第一區域34a、第二區域34b及第三區域34c包含一第一帶隙。在一些實施例中，第二III-V族化合物層34之第一區域34a之一厚度介於約0.2 mm至約0.4 mm之間，第二III-V族化合物層34之第二區域34b之一厚度介於約0.2 mm至約0.4 mm之間，且第二III-V族化合物層34之第三區域34c之一厚度介於約0.2 mm至約0.4 mm之間。在一些實施例中，第一區域34a、第二區域34b及第三區域34c之厚度彼此類似，但本揭露不受限於此。
仍參考圖4A，夾於第一區域34a與第二區域34b之間之第一障壁層36a包含一第二帶隙，且夾於第二區域34b與第三區域34c之間之第二障壁層36b包含一第三帶隙。更重要的是，第一障壁層36a之第二帶隙及第二障壁層36b之第三帶隙兩者大於第二III-V族化合物層34之第一帶隙。換言之，第一障壁層36a之第二帶隙及第二障壁層36b之第三帶隙兩者大於第一區域34a、第二區域34b及第三區域34c之之第一帶隙。在一些實施例中，第一障壁層36a包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第一障壁層36a包含Alx4 Ga(1-x4) N，其中x4在約0.3至約0.9之一範圍內。在一些實施例中，第二障壁層36b包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第二障壁層36b包含Alx5 Ga(1-x5) N，其中x5在約0.3至約0.9之一範圍內。在一些實施例中，第一障壁層36a及第二障壁層36b包含一相同材料。在一些實施例中，第一障壁層36a及第二障壁層36b包含不同材料。在一些實施例中，第一障壁層36a之一厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。在一些實施例中，第二障壁層36b之一厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。
參考圖4B，其繪示根據本揭露之實施例之操作中之HEMT裝置1或HEMT裝置2之半導體結構100b。根據本揭露之一或多個實施例，HEMT裝置1或HEMT裝置2包含形成於兩個不同半導體材料層(諸如作用層40及第二III-V族化合物層34之第三區域34c)之間之一異質接面。來自作用層40中之一壓電效應之電子落入至第二III-V族化合物層34之第三區域34c中且因此在第三區域34c中產生高移動性導電電子之一薄層。此薄層指稱一2DEG層70。如圖4B中所展示，2DEG層70形成於作用層40及第二III-V族化合物層34之第三區域34c之一界面附近之第二III-V族化合物層34之第三區域34c內。2DEG層70用作HEMT裝置1或HEMT裝置2之一通道。在一些實施例中，作用層40因此指稱一施體供應層且第二III-V族化合物層34之第三區域34c因此指稱一III-V族化合物通道層。
如上文所提及，由於第二障壁層36b之第三帶隙大於第二III-V族化合物層34之第三區域34c之第一帶隙，所以第三區域34c下方之第二障壁層36b產生一中斷。此中斷306有助於減少源極至汲極洩漏。參考圖4B，應注意，根據一些實施例，上文所提及之第二III-V族化合物層34之第三區域34c之厚度在自約0.2 mm至約0.4 mm之範圍內。若第二III-V族化合物層34之第三區域34c之厚度小於0.2 mm，則其會因太薄而無法形成2DEG層70。若第二III-V族化合物層34之第三區域34c之厚度大於0.4 mm，則第二障壁層36b會因太遠離2DEG層70而無法提供中斷。然而，熟悉技術者應瞭解，可取決於閘極長度Lg1 或Lg2 及/或作用層40中之Al濃度來調整第二III-V族化合物層34之第三區域34c之厚度範圍。此外，應注意，根據一些實施例，上文所提及之第二III-V族化合物層34之第二區域34b之厚度在自約0.2 mm至約0.4 mm之範圍內。即，根據一些實施例，第一障壁層36a與第二障壁層36b之間之一距離在自約0.2 mm至約0.4 mm之範圍內。若第二區域34b之厚度(第一障壁層36a與第二障壁層36b之間之距離)小於0.2 mm，則兩個障壁層36a及36b會因彼此靠太近而無法產生中斷。在一些實施例中，兩個障壁層36a及36b緊密靠近以使一導電層由兩個障壁層36a及36b形成，且因此對HEMT裝置1或HEMT裝置2產生不利影響。另外，若第二III-V族化合物層34之第一區域34a之厚度小於0.4 mm，則其會因太薄而使p型摻雜第一III-V族化合物層32對2DEG層70施加不利影響。
因此，HEMT裝置1或HEMT裝置2之半導體結構100b將兩個障壁層36a及36b併入至第二III-V族化合物層34中以提供大於第二III-V族化合物層34之第一帶隙之第二帶隙及第三帶隙。因此，產生一中斷且因此緩解穿通效應。
參考圖5A及圖5B，在一些實施例中，在HEMT裝置1或HEMT裝置2中採用半導體結構100c。半導體結構100c包含基板10、安置於基板10上方之緩衝層20、安置於緩衝層20上方之III-V族化合物堆疊30及安置於III-V族化合物堆疊30上方之作用層40，如圖5A中所展示。應瞭解，半導體結構100c之基板10、緩衝層20及作用層40可類似於半導體結構100a之相關層，因此，為簡潔起見，省略相關細節。
在一些實施例中，半導體結構100c之III-V族化合物堆疊30夾於緩衝層20與作用層40之間。III-V族化合物堆疊30可包含一第一III-V族化合物層32。如上文所提及，第一III-V族化合物層32可為一p型摻雜III-V族化合物層。在一些實施例中，半導體結構100c之p型摻雜第一III-V族化合物層32類似於半導體結構100a之p型摻雜第一III-V族化合物層32，因此，為簡潔起見，省略相關細節。
仍參考圖5A，半導體結構100c包含安置於p型摻雜第一III-V族化合物層32上方之一第二III-V族化合物層34'。換言之，第二III-V族化合物層34'夾於p型摻雜第一III-V族化合物層32與作用層40之間。在一些實施例中，作用層40安置於第二III-V族化合物層34'上且與第二III-V族化合物層34'接觸。在一些實施例中，第二III-V族化合物層34'可包含一未摻雜III-V族化合物層或一未有意摻雜III-V族化合物層。在一些實施例中，第二III-V族化合物層34'可包含一未摻雜GaN層或一未有意摻雜GaN層，但本揭露不受限於此。因此，第二III-V族化合物層34'包含一第一帶隙。在一些實施例中，第二III-V族化合物層34'之一厚度介於約0.2 mm至約0.4 mm之間，但本揭露不受限於此。
半導體結構100c進一步包含安置於p型摻雜第一III-V族化合物層32上之一第一障壁層36'及安置於第一障壁層36'上之一第二障壁層38。如圖5A中所展示，第一障壁層36'夾於p型摻雜第一III-V族化合物層32與未摻雜(或未有意摻雜)第二III-V族化合物層34'之間，而第二障壁層38夾於第一障壁層36'與未摻雜(或未有意摻雜)第二III-V族化合物層34'之間。此外，第一障壁層36'接觸摻雜第一III-V族化合物層32。仍參考圖5A，第一障壁層36'包含一第二帶隙，且第二障壁層38包含一第三帶隙。更重要的是，第一障壁層36'之第二帶隙及第二障壁層38之第三帶隙兩者大於第二III-V族化合物層34'之第一帶隙。在一些實施例中，第一障壁層36'之第二帶隙不同於第二障壁層38之第三帶隙。在一些實施例中，第一障壁層36'包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第一障壁層36'包含Alx6 Ga(1-x6) N，其中x6在約0.2至約0.9之一範圍內。在一些實施例中，第二障壁層38包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第二障壁層38包含Alx7 Ga(1-x7) N，其中x7在約0.3至約0.9之一範圍內。在一些實施例中，第一障壁層36'及第二障壁層38包含不同材料。例如(但不限於)，第一障壁層36'包含一Al0.2 Ga0.8 N層，而第二障壁層38包含一AlN層，但本揭露不受限於此。在一些實施例中，第一障壁層36'之一厚度大於第二障壁層38之一厚度。在一些實施例中，第一障壁層36'之厚度介於約15 nm至約0.5 μm之間，但本揭露不受限於此。在一些實施例中，第二障壁層38之厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。
參考圖5B，其繪示根據本揭露之實施例之操作中之HEMT裝置1或HEMT裝置2之半導體結構100c。根據本揭露之一或多個實施例，HEMT裝置1或HEMT裝置2包含形成於兩個不同半導體材料層(諸如作用層40及第二III-V族化合物層34')之間之一異質接面。來自作用層40中之一壓電效應之電子落入至第二III-V族化合物層34'中且因此在第二III-V族化合物層34'中產生高移動性導電電子之一薄層。此薄層指稱一2DEG層70。如圖5B中所展示，2DEG層70形成於作用層40及第二III-V族化合物層34'之一界面附近之第二III-V族化合物層34'內。2DEG層70用作HEMT裝置1或HEMT裝置2之一通道。在一些實施例中，作用層40因此指稱一施體供應層且第二III-V族化合物層34'因此指稱一III-V族化合物通道層。
如上文所提及，由於第二障壁層38之第三帶隙大於III-V族化合物通道層34'之第一帶隙，所以III-V族化合物通道層34'下方之第二障壁層38產生一中斷。此中斷有助於減少源極至汲極洩漏。參考圖5B，應注意，根據一些實施例，上文所提及之III-V族化合物通道層34'之厚度在自約0.2 mm至約0.4 mm之範圍內。若III-V族化合物通道層34'之厚度小於0.2 mm，則其會因太薄而無法形成2DEG層70。若III-V族化合物通道層34'之厚度大於0.4 mm，則第二障壁層38會因太遠離2DEG層70而無法提供中斷。然而，熟悉技術者應瞭解，可取決於閘極長度Lg1 或Lg2 及/或作用層40中之Al濃度來調整III-V族化合物通道層34'之厚度範圍。此外，若第一障壁層36'之厚度小於15 nm，則其會因太薄而使p型摻雜第一III-V族化合物層32對2DEG層70施加不利影響。
因此，HEMT裝置1或HEMT裝置2之半導體結構100c將兩個障壁層36'及38併入摻雜第一III-V族化合物層32與III-V族化合物通道層34'之間以提供一較大帶隙。因此，產生一中斷且因此緩解穿通效應。
參考圖6A及圖6B，在一些實施例中，在HEMT裝置1或HEMT裝置2中採用半導體結構100d。半導體結構100d包含基板10、安置於基板10上方之緩衝層20、安置於緩衝層20上方之III-V族化合物堆疊30及安置於III-V族化合物堆疊30上方之作用層40，如圖6A中所展示。應瞭解，半導體結構100d之基板10、緩衝層20及作用層40可類似於半導體結構100a之相關層，因此，為簡潔起見，省略相關細節。
在一些實施例中，半導體結構100d之III-V族化合物堆疊30夾於緩衝層20與作用層40之間。III-V族化合物堆疊30可包含一第一III-V族化合物層32。如上文所提及，第一III-V族化合物層32可為一p型摻雜III-V族化合物層。在一些實施例中，半導體結構100d之p型摻雜第一III-V族化合物層32類似於半導體結構100a之p型摻雜第一III-V族化合物層32，因此，為簡潔起見，省略相關細節。
仍參考圖6A，半導體結構100d包含安置於第一III-V族化合物層32上方之一第二III-V族化合物層34'。換言之，第二III-V族化合物層34'夾於p型摻雜第一III-V族化合物層32與作用層40之間。在一些實施例中，作用層40安置於第二III-V族化合物層34'上且與第二III-V族化合物層34'接觸。在一些實施例中，第二III-V族化合物層34'可包含一未摻雜III-V族化合物層或一未有意摻雜III-V族化合物層。在一些實施例中，第二III-V族化合物層34'可包含一未摻雜GaN層或一未有意摻雜GaN層，但本揭露不受限於此。因此，第二III-V族化合物層34'包含一第一帶隙。在一些實施例中，第二III-V族化合物層34'之一厚度介於約0.2 mm至約0.4 mm之間，但本揭露不受限於此。
半導體結構100d進一步包含p型摻雜第一III-V族化合物層32上之一第一障壁層36'、第一障壁層36'上之一第二障壁層38a及第一障壁層36'下方之一第三障壁層38b。如圖6A中所展示，第一障壁層36'、第二障壁層38a及第三障壁層38b夾於p型摻雜第一III-V族化合物層32與未摻雜(或未有意摻雜)第二III-V族化合物層34'之間，同時第一障壁層36'夾於第二障壁層38a與第三障壁層38b之間。在一些實施例中，第二障壁層38a與未摻雜(或未有意摻雜)第二III-V族化合物層34'接觸且第三障壁層38b與p型摻雜第一III-V族化合物層32接觸。仍參考圖6A，第一障壁層36'包含一第二帶隙，且第二障壁層38a及第三障壁層38b包含一第三帶隙。更重要的是，第一障壁層36'之第二帶隙及第二障壁層38a及第三障壁層38b之第三帶隙兩者大於第二III-V族化合物層34'之第一帶隙。在一些實施例中，第一障壁層36'之第二帶隙不同於第二障壁層38a及第三障壁層38b之第三帶隙。在一些實施例中，第一障壁層36'包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第一障壁層36'包含Alx8 Ga(1-x8 )N，其中x8在約0.2至約0.9之一範圍內。在一些實施例中，第二障壁層38a及第三障壁層38b包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第二障壁層38a及第三障壁層38b包含Alx9 Ga(1-x9) N，其中x9在約0.3至約0.9之一範圍內。在一些實施例中，第一障壁層36'包含不同於第二障壁層38a及第三障壁層38b之材料的材料。例如(但不限於)，第一障壁層36'包含一Al0.2 Ga0.8 N層，而第二障壁層38a及第三障壁層38b個別包含一AlN層，但本揭露不受限於此。在一些實施例中，三個障壁層36'、38a及38b包含彼此不同之材料，但本揭露不受限於此。
在一些實施例中，第一障壁層36'之一厚度大於第二障壁層38a及第三障壁層38b之一厚度。在一些實施例中，第二障壁層38a之厚度近似於第三障壁層38b之厚度，如圖6A中所展示。在一些實施例中，第二障壁層38a之厚度不同於第三障壁層38b之厚度。在一些實施例中，第一障壁層36'之厚度介於約15 nm至約0.5 mm之間，但本揭露不受限於此。在一些實施例中，第二障壁層38a之厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。在一些實施例中，第三障壁層38b之厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。
參考圖6B，其繪示根據本揭露之實施例之操作中之HEMT裝置1或HEMT裝置2之半導體結構100d。根據本揭露之一或多個實施例，HEMT裝置1或HEMT裝置2包含形成於兩個不同半導體材料層(諸如作用層40及第二III-V族化合物層34')之間之一異質接面。來自作用層40中之一壓電效應之電子落入至第二III-V族化合物層34'中且因此在第二III-V族化合物層34'中產生高移動性導電電子之一薄層。此薄層指稱一2DEG層70。如圖6B中所展示，2DEG層70形成於作用層40及第二III-V族化合物層34'之一界面附近之第二III-V族化合物層34'內。2DEG層70用作HEMT裝置1或HEMT裝置2之一通道。在一些實施例中，作用層40因此指稱一施體供應層且第二III-V族化合物層34'因此指稱一III-V族化合物通道層。
如上文所提及，由於第二障壁層38a之第三帶隙大於III-V族化合物通道層34'之第一帶隙，所以III-V族化合物通道層34'下方之第二障壁層38a產生一中斷。此中斷有助於減少源極至汲極洩漏。參考圖6B，應注意，根據一些實施例，上文所提及之III-V族化合物通道層34'之厚度在自約0.2 mm至約0.4 mm之範圍內。若III-V族化合物通道層34'之厚度小於0.2 mm，則其會因太薄而無法形成2DEG層70。若III-V族化合物通道層34'之厚度大於0.4 mm，則第二障壁層38a會因太遠離2DEG層70而無法提供中斷。然而，熟悉技術者應瞭解，可取決於閘極長度Lg1 或Lg2 及/或作用層40中之Al濃度來調整III-V族化合物通道層34'之厚度範圍。此外，若第一障壁層36'之厚度小於15 nm且第三障壁層38b之厚度小於1 nm，則p型摻雜第一III-V族化合物層32會因靠太近而對2DEG層70施加不利影響。
因此，HEMT裝置1或HEMT裝置2之半導體結構100d將包含三個障壁層36'、38a及38b之一複合結構併入p型摻雜第一III-V族化合物層32與III-V族化合物通道層34'之間以提供一較大帶隙。因此，產生一中斷且因此緩解穿通效應。
參考圖7A及圖7B，在一些實施例中，在HEMT裝置1或HEMT裝置2中採用半導體結構100e。半導體結構100e包含基板10、安置於基板上方之緩衝層20安置於緩衝層20上方之III-V族化合物堆疊30及安置於III-V族化合物堆疊30上方之作用層40，如圖7A中所展示。應瞭解，半導體結構100e之基板10、緩衝層20及作用層40可類似於半導體結構100a之相關層，因此，為簡潔起見，省略相關細節。
在一些實施例中，半導體結構100e之III-V族化合物堆疊30夾於緩衝層20與作用層40之間。III-V族化合物堆疊30可包含一第一III-V族化合物層32。如上文所提及，第一III-V族化合物層32可為一p型摻雜III-V族化合物層。在一些實施例中，半導體結構100e之p型摻雜第一III-V族化合物層32類似於半導體結構a之p型摻雜第一III-V族化合物層32，因此，為簡潔起見，省略相關細節。
仍參考圖7A，半導體結構100e包含安置於p型摻雜第一III-V族化合物層32上方之一第二III-V族化合物層34a'及安置於第二III-V族化合物層34a'與p型摻雜第一III-V族化合物層32之間之一第三III-V族化合物層34b'。在一些實施例中，作用層40接觸第二III-V族化合物層34a'且第三III-V族化合物層34b'接觸p型摻雜第一III-V族化合物層32。在一些實施例中，第二III-V族化合物層34a'及第三III-V族化合物層34b'可包含諸如一未摻雜III-V族化合物層或一未有意摻雜III-V族化合物層之一相同材料。在一些實施例中，第二III-V族化合物層34a'及第三III-V族化合物層34b'可包含諸如一未摻雜GaN層或一未有意摻雜GaN層之相同材料，但本揭露不受限於此。因此，第二III-V族化合物層34a'及第三III-V族化合物層34b'可被視為一III-V族化合物層34''，同時第二III-V族化合物層34a'指稱III-V族化合物層34''之一上區域且第三III-V族化合物層34b'指稱III-V族化合物層34''之一下區域。III-V族化合物層34''之上區域34a'及下區域34b'包含一第一帶隙。在一些實施例中，第二III-V族化合物層(上區域) 34a'之一厚度介於約0.2 mm至約0.4 mm之間，但本揭露不受限於此。在一些實施中，第三III-V族化合物層(下區域) 34b'之一厚度介於約0.2 mm至約0.4 mm之間，但本揭露不受限於此。
半導體結構100e進一步包含安置於下區域34b'上之一第一障壁層36'、安置於第一障壁層36'上之一第二障壁層38a及第一障壁層36'下方之一第三障壁層38b。如圖7A中所展示，第一障壁層36'、第二障壁層38a及第三障壁層38b夾於未摻雜(或未有意摻雜)上區域34a'與未摻雜(或未有意摻雜)下區域34b'之間。此外，第一障壁層36'夾於第二障壁層38a與第三障壁層38b之間。此外，下區域34b'夾於第三障壁層38b與p型摻雜第一III-V族化合物層32之間。在一些實施例中，第二障壁層38a與未摻雜(或未有意摻雜)上區域34a'接觸且第三障壁層38b與未摻雜(或未有意摻雜)下區域34b'接觸。因此，在一些實施例中，第三障壁層38b藉由下區域34b'來與p型摻雜III-V族化合物層32分離。
仍參考圖7A，第一障壁層36'包含一第二帶隙，且第二障壁層38a及第三障壁層38b包含一第三帶隙。更重要的是，第一障壁層36'之第二帶隙及第二障壁層38a及第三障壁層38b之第三帶隙兩者大於III-V族化合物層34''之上區域34a'及下區域34b'之第一帶隙。在一些實施例中，第一障壁層36'之第二帶隙不同於第二障壁層38a及第三障壁層38b之第三帶隙。在一些實施例中，第一障壁層36'包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第一障壁層36'包含Alx9 Ga(1-x9) N，其中x9在約0.2至約0.9之一範圍內。在一些實施例中，第二障壁層38a及第三障壁層38b包含AlN、AlGaN、氮化硼(BN)或氧化鋁(Al2 O3 )。在一些實施例中，第二障壁層38a及第三障壁層38b包含Alx10 Ga(1-x10) N，其中x10在約0.3至約0.9之一範圍內。在一些實施例中，第一障壁層36'包含不同於第二障壁層38a及第三障壁層38b之材料的材料。例如(但不限於)，第一障壁層36'包含一Al0.2 Ga0.8 N層，同時第二障壁層38a及第三障壁層38b個別包含一AlN層，但本揭露不受限於此。在一些實施例中，三個障壁層36'、38a及38b包含彼此不同之材料，但本揭露不受限於此。
在一些實施例中，第一障壁層36'之一厚度大於第二障壁層38a及第三障壁層38b之一厚度。在一些實施例中，第二障壁層38a之厚度近似於第三障壁層38b之厚度，如圖7A中所展示。在一些實施例中，第二障壁層38a之厚度不同於第三障壁層38b之厚度。在一些實施例中，第一障壁層36'之厚度介於約15 nm至約0.5 mm之間，但本揭露不受限於此。在一些實施例中，第二障壁層38a之厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。在一些實施例中，第三障壁層38b之厚度介於約1 nm至約5 nm之間，但本揭露不受限於此。
參考圖7B，其繪示根據本揭露之實施例之操作中之HEMT裝置1或HEMT裝置2之半導體結構100e。根據本揭露之一或多個實施例，HEMT裝置1或HEMT裝置2包含形成於兩個不同半導體材料層(諸如作用層40及III-V族化合物層34''之上區域34a')之間之一異質接面。來自作用層40中之一壓電效應之電子落入至上區域34a'中且因此在上區域34a'中產生高移動性導電電子之一薄層。此薄層指稱一2DEG層70。如圖7B中所展示，2DEG層70形成於作用層40及上區域34a'之一界面附近之上區域34a'內。2DEG層70用作HEMT裝置1或HEMT裝置2之一通道。在一些實施例中，作用層40因此指稱一施體供應層且第二III-V族化合物層34''因此指稱一III-V族化合物通道層。
如上文所提及，由於第二障壁層38a之第三帶隙大於III-V族化合物通道層34''之第一帶隙，所以上區域34a'下方之第二障壁層38a產生一中斷。此中斷有助於減少源極至汲極洩漏。參考圖7B，應注意，根據一些實施例，上文所提及之上區域34a'之厚度在約0.2 mm至約0.4 mm之範圍內。若上區域34a'之厚度小於0.2 mm，則其會因太薄而無法形成2DEG層70。若上區域34a'之厚度大於0.4 mm，則第二障壁層38a會因太遠離2DEG層70而無法提供中斷。然而，熟悉技術者應瞭解，可取決於閘極長度Lg1 或Lg2 及/或作用層40中之Al濃度來調整上區域34a'之厚度範圍。
因此，HEMT裝置1或HEMT裝置2之半導體結構100e將包含三個障壁層36'、38a及38b之一複合結構併入III-V族化合物通道區域34''之上區域34a'與下區域34b'之間以提供一較大帶隙。因此，產生一中斷且因此緩解穿通效應。
因此，本揭露提供一半導體結構100a、100b、100c、100d或100e，其包含插入GaN通道層中之一障壁層或插入GaN通道層與p型摻雜GaN層之間之一複合障壁結構。障壁層位於2DEG層下方且包含大於GaN通道層之一帶隙。因此，歸因於由障壁層提供之較高電子躍遷障壁而緩解穿通效應。因此，提高裝置效能。
在一些實施例中，提供一種半導體結構。該半導體結構包含一p型摻雜III-V族化合物層、該p型摻雜III-V族化合物層上方之一III-V族化合物通道層及一障壁層。在一些實施例中，該III-V族化合物通道層包含一上區域及一下區域。在一些實施例中，該障壁層夾於該III-V族化合物通道層之該上區域與該下區域之間。在一些實施例中，該III-V族化合物通道層之該上區域及該下區域包含一第一帶隙，且該障壁層包含一第二帶隙。在一些實施例中，該第二帶隙大於該第一帶隙。
在一些實施例中，提供一種半導體結構。該半導體結構包含一III-V族化合物層、一第一障壁層、一第二障壁層及一作用層。該III-V族化合物層包含一第一區域、一第二區域及一第三區域。在一些實施例中，該第二區域夾於該第一區域與該第三區域之間。該第一障壁層夾於該第一區域與該第二區域之間，且該第二障壁層夾於該第二區域與該第三區域之間。該III-V族化合物層包含一第一帶隙，該第一障壁層包含一第二帶隙，且該第二障壁層包含一第三帶隙。在一些實施例中，該第二帶隙及該第三帶隙大於該第一帶隙。
在一些實施例中，提供一種半導體結構。該半導體結構包含一p型摻雜III-V族化合物層、該p型摻雜III-V族化合物層上方之一III-V族化合物通道層、夾於該p型摻雜III-V族化合物層與該III-V族化合物通道層之間之一第一障壁層及夾於該第一障壁層與該III-V族化合物通道層之間之一第二障壁層。該III-V族化合物通道層包含一第一帶隙，該第一障壁層包含一第二帶隙，且該第二障壁層包含一第三帶隙。在一些實施例中，該第二帶隙及該第三帶隙大於該第一帶隙。在一些實施例中，該第二帶隙不同於該第三帶隙。
上文已概述若干實施例之特徵，使得熟悉技術者可較佳理解本揭露之態樣。熟悉技術者應瞭解，其可易於將本揭露用作用於設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟悉技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、替換及更改。
1‧‧‧高電子遷移率電晶體(HEMT)裝置 2‧‧‧HEMT裝置 10‧‧‧基板 20‧‧‧緩衝層 22‧‧‧晶種層 24‧‧‧過渡層 30‧‧‧III-V族化合物堆疊 32‧‧‧第一III-V族化合物層 34‧‧‧III-V族化合物層 34'‧‧‧第二III-V族化合物層 34''‧‧‧III-V族化合物層 34a‧‧‧第二III-V族化合物層/下區域/第一區域 34a'‧‧‧第二III-V族化合物層 34b‧‧‧第三III-V族化合物層/上區域/第二區域 34b'‧‧‧第三III-V族化合物層 34c‧‧‧第三區域 36‧‧‧障壁層 36'‧‧‧第一障壁層 36a‧‧‧第一障壁層 36b‧‧‧第二障壁層 38‧‧‧第二障壁層 38a‧‧‧第二障壁層 38b‧‧‧第三障壁層 40‧‧‧作用層 60D‧‧‧汲極電極 60G‧‧‧閘極電極 60S‧‧‧源極電極 62‧‧‧III-V族化合物層 70‧‧‧二維電子氣(2DEG)層 100a‧‧‧半導體結構 100b‧‧‧半導體結構 100c‧‧‧半導體結構 100d‧‧‧半導體結構 100e‧‧‧半導體結構 302‧‧‧帶隙 304‧‧‧帶隙 306‧‧‧中斷 Lg1‧‧‧閘極長度 Lg2‧‧‧閘極長度
自結合附圖來閱讀之[實施方式]最佳理解本揭露之態樣。應注意，根據業界標準做法，各個構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1係繪示根據一些實施例中之本揭露之態樣之一HEMT裝置的一示意圖。
圖2係繪示根據一些實施例中之本揭露之態樣之一HEMT裝置的一示意圖。
圖3A係繪示根據本揭露之實施例之HEMT裝置之一半導體結構的一示意圖。
圖3B係繪示根據本揭露之實施例之操作中之HEMT裝置之一半導體結構的一示意圖。
圖3C係根據本揭露之實施例之包含具有障壁層之半導體結構之一HEMT裝置及無障壁層之一HEMT裝置之一圖式。
圖4A係繪示根據本揭露之實施例之HEMT裝置之一半導體結構的一示意圖。
圖4B係繪示根據本揭露之實施例之操作中之HEMT裝置之一半導體結構的一示意圖。
圖5A係繪示根據本揭露之實施例之HEMT裝置之一半導體結構的一示意圖。
圖5B係繪示根據本揭露之實施例之操作中之HEMT裝置之一半導體結構的一示意圖。
圖6A係繪示根據本揭露之實施例之HEMT裝置之一半導體結構的一示意圖。
圖6B係繪示根據本揭露之實施例之操作中之HEMT裝置之一半導體結構的一示意圖。
圖7A係繪示根據本揭露之實施例之HEMT裝置之一半導體結構的一示意圖。
圖7B係繪示根據本揭露之實施例之操作中之HEMT裝置之一半導體結構的一示意圖。
10‧‧‧基板
20‧‧‧緩衝層
22‧‧‧晶種層
24‧‧‧過渡層
30‧‧‧III-V族化合物堆疊
32‧‧‧第一III-V族化合物層
34‧‧‧III-V族化合物層
34a‧‧‧第二III-V族化合物層/下區域
34b‧‧‧第三III-V族化合物層/上區域
36‧‧‧障壁層
40‧‧‧作用層
100a‧‧‧半導體裝置

Claims (10)

  1. 一種半導體結構，其包括：一基板；一閘極電極、一源極電極及一汲極電極，其安置於該基板上方；一p型摻雜III-V族化合物層，其安置於該基板上方；一晶種層及一過渡層，其安置於該基板和該p型摻雜III-V族化合物層之間，其中該過渡層接觸該p型摻雜III-V族化合物層，且該過渡層包括分級氮化鋁鎵；一III-V族化合物通道層，其位於該p型摻雜III-V族化合物層上方，該III-V族化合物層包括一上區域及一下區域；一二維電子氣(2DEG)層，其位於該III-V族化合物層之該上區域；及一障壁層，其夾於該III-V族化合物通道層之該上區域與該下區域之間，該障壁層包括氧化鋁(Al2O3)或氮化鋁鎵(AlGaN)，其中AlGaN的Ga與N的比例為1：1，該障壁層分離該III-V族化合物通道層之該下區域與該二維電子氣層，且該障壁層之一厚度介於約1奈米(nm)至約5奈米之間，其中該閘極電極、該源極電極及該汲極電極分別具有T型剖面，該源極電極之一上表面與該汲極電極之一上表面高於該閘極電極之一上表面，其中該III-V族化合物通道層之該上區域之一厚度介於約0.2微米(μm)至約0.4微米之間，該III-V族化合物通道層之該上區域及該下區域包括一第一帶隙，該障壁層包括一第二帶隙，且該第二帶隙大於該第一帶隙。
  2. 如請求項1之半導體結構，其中該p型摻雜III-V族化合物層包括碳 (C)、鐵(Fe)、鎂(Mg)或鋅(Zn)。
  3. 如請求項1之半導體結構，其進一步包括一作用層，其位於該III-V族化合物通道層上方。
  4. 一種半導體結構，其包括：一III-V族化合物通道層，其安置於一源極電極與一汲極電極之間且其包括一上區域及一下區域；一作用層，其位於該III-V族化合物通道層上方；一閘極電極，其安置於該作用層上方；及一障壁層，其與該閘極電極分開，且夾於該III-V族化合物通道層之該上區域與該下區域之間，其中該障壁層包括氧化鋁(Al2O3)或氮化鋁鎵(AlGaN)，其中AlGaN的Ga與N的比例為1：1，該障壁層分離該III-V族化合物通道層之該下區域與該III-V族化合物通道層之該上區域，且該氮化硼障壁層之一厚度介於約1奈米(nm)至約5奈米之間，其中該閘極電極、該源極電極及該汲極電極分別具有T型剖面，該源極電極之一上表面與該汲極電極之一上表面高於該閘極電極之一上表面，其中該源極電極和該汲極電極安置於該作用層中且在該III-V族化合物通道層上，該源極電極之該上表面之一寬度大於該源極電極在該作用層中的一部分之一寬度，該汲極電極之該上表面之一寬度大於該汲極電極在該作用層中的一部分之一寬度，該III-V族化合物通道層之該上區域之一厚度介於約0.2微米(μm)至約0.4微米之間，該III-V族化合物通道層之該上區域和該下區域包括一第一帶隙，該障壁層包括一第二帶隙，且該第二 帶隙大於該第一帶隙。
  5. 如請求項4之半導體結構，其進一步包括一p型摻雜III-V族化合物層，其安置於該III-V族化合物通道層下方，其中該p型摻雜III-V族化合物層包括碳(C)、鐵(Fe)、鎂(Mg)或鋅(Zn)。
  6. 如請求項4之半導體結構，其中該III-V族化合物通道層之該上區域之該厚度不同於該III-V族化合物通道層之該下區域之一厚度。
  7. 如請求項4之半導體結構，其中該閘極電極之一底部表面接觸該作用層之一頂部表面。
  8. 一種半導體結構，其包括：一p型摻雜III-V族化合物層；一III-V族化合物通道層，其位於該p型摻雜III-V族化合物層上方；一第一障壁層，其夾於該p型摻雜III-V族化合物層與該III-V族化合物通道層之間；及一第二障壁層，其夾於該第一障壁層與該III-V族化合物通道層之間，其中該III-V族化合物通道層包括一第一帶隙，該第一障壁層包括一第二帶隙，該第二障壁層包括一第三帶隙，該第二帶隙及該第三帶隙大於該第一帶隙，且該第二帶隙不同於該第三帶隙。
  9. 如請求項8之半導體結構，其中該第一障壁層之一厚度大於該第二障壁層之一厚度。
  10. 如請求項8之半導體結構，其進一步包括一第三障壁層，其中該第一障壁層夾於該第二障壁層與該第三障壁層之間，且該第一障壁層、該第二障壁層及該第三障壁層夾於該p型摻雜III-V族化合物層與該III-V族化合物通道層之間。
TW107145956A 2018-03-28 2018-12-19 半導體結構 TWI793229B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/938,386 2018-03-28
US15/938,386 US20190305122A1 (en) 2018-03-28 2018-03-28 Semiconductor structure

Publications (2)

Publication Number Publication Date
TW201943071A TW201943071A (zh) 2019-11-01
TWI793229B true TWI793229B (zh) 2023-02-21

Family

ID=68055569

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107145956A TWI793229B (zh) 2018-03-28 2018-12-19 半導體結構

Country Status (3)

Country Link
US (2) US20190305122A1 (zh)
CN (1) CN110323275A (zh)
TW (1) TWI793229B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038023B2 (en) * 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates
CN113130644B (zh) * 2020-12-18 2023-03-24 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
US11888054B2 (en) 2020-12-18 2024-01-30 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021660A1 (en) * 2013-07-17 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having a back-barrier layer and method of making the same
US20150041825A1 (en) * 2013-08-12 2015-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (hemt) and method of manufacturing

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7964895B2 (en) * 2006-10-05 2011-06-21 International Rectifier Corporation III-nitride heterojunction semiconductor device and method of fabrication
US8816395B2 (en) * 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
JP2012114320A (ja) * 2010-11-26 2012-06-14 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体電界効果トランジスタ
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
US8778783B2 (en) * 2011-05-20 2014-07-15 Applied Materials, Inc. Methods for improved growth of group III nitride buffer layers
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9142407B2 (en) * 2013-01-16 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having sets of III-V compound layers and method of forming the same
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
KR102036349B1 (ko) * 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
US10867792B2 (en) * 2014-02-18 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
US9837522B2 (en) * 2015-11-02 2017-12-05 Infineon Technologies Austria Ag III-nitride bidirectional device
CN106935643A (zh) * 2015-12-31 2017-07-07 北京大学 高电子迁移率晶体管和存储器芯片
US9960262B2 (en) * 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
US10411125B2 (en) * 2016-11-23 2019-09-10 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device having high linearity-transconductance
US10014402B1 (en) * 2016-12-14 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistor (HEMT) device structure
CN107393958A (zh) * 2017-04-25 2017-11-24 中国电子科技集团公司第五十五研究所 低导通电阻高阈值电压增强型GaN器件的制备方法
KR101989977B1 (ko) * 2017-09-26 2019-06-17 (재)한국나노기술원 히터 구조를 구비한 질화갈륨계 센서 및 그 제조 방법
US11094814B2 (en) * 2017-09-29 2021-08-17 Epistar Corporation Semiconductor power device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021660A1 (en) * 2013-07-17 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having a back-barrier layer and method of making the same
US20150041825A1 (en) * 2013-08-12 2015-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (hemt) and method of manufacturing

Also Published As

Publication number Publication date
US20220336652A1 (en) 2022-10-20
US20190305122A1 (en) 2019-10-03
CN110323275A (zh) 2019-10-11
TW201943071A (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
US8835986B2 (en) Method for fabrication of III-nitride device and the III-nitride device thereof
JP5160791B2 (ja) 電荷移動誘起エネルギー障壁を有する窒化物へテロ接合トランジスタおよびその製造方法
US8390029B2 (en) Semiconductor device for reducing and/or preventing current collapse
JP5252800B2 (ja) エネルギー障壁を有するへテロ接合トランジスタおよび関連する方法
US9401403B2 (en) Nitride semiconductor structure
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
US20090121775A1 (en) Transistor and method for operating the same
US9589951B2 (en) High-electron-mobility transistor with protective diode
US20220336652A1 (en) Semiconductor structure
JP2007201093A (ja) 窒化物半導体装置
US20150263155A1 (en) Semiconductor device
US11355626B2 (en) High electron mobility transistor
US6841809B2 (en) Heterostructure semiconductor device
US9455341B2 (en) Transistor having a back-barrier layer and method of making the same
US20120091508A1 (en) Compound semiconductor device
JP2012227456A (ja) 半導体装置
US9093511B2 (en) Transistor having high breakdown voltage and method of making the same
JP2011029507A (ja) 半導体装置
WO2014050740A1 (ja) スイッチング素子
US20160211357A1 (en) Semiconductor device
US20110049527A1 (en) Semiconductor device
US20150021665A1 (en) Transistor having back-barrier layer and method of making the same
JP7361723B2 (ja) 窒化物半導体装置
WO2023127187A1 (ja) 窒化物半導体デバイス
KR102005451B1 (ko) 고전자 이동도 트랜지스터