JP2019134153A - 窒化物半導体装置 - Google Patents

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Abstract

【課題】本発明が解決しようとする課題は、チャネル層の結晶品質を向上させ、かつ閾値電圧を向上させた窒化物半導体装置を提供することにある。【解決手段】本発明の窒化物半導体装置は、Alx1Ga(1−x1)N(0<x1≦1)である第1の半導体層と、前記第1の半導体層上にあり、インジウムを含む窒化物半導体Iny2Alx2Ga(1−x2−y2)N(0<x2<1、0<y2<1、0<x2+y2≦1)である第2の半導体層と、前記第2の半導体層上にあり、Alx3Ga(1−x3)N(0≦x3<1)である第3の半導体層と、前記第3の半導体層上にあり、Iny4Alx4Ga(1−x4−y4)N(0<x4<1、0≦y4<1、0<x4+y4≦1)である第4の半導体層と、を備える。【選択図】 図1

Description

窒化物半導体装置に関する。
窒化物半導体を用いたトランジスタは、ワイドバンドギャップ材料である窒化物半導体の電気的な材料特性により高耐圧な特性が得られ、シリコンを用いたパワーデバイスに代わる半導体素子となる。窒化物半導体は結晶構造の対象性に起因した分極を有しており、構成元素の組成が異なる窒化物半導体層の積層界面には二次元電子ガスが発生する場合があることが知られている。二次元電子ガスは高い電子移動度を有するため、二次元電子ガスをチャネルとしたトランジスタは電気的に高速な応答が可能となり、高速スイッチング素子として利用すると高いエネルギー変換効率が得られる。このような窒化物半導体を用いたトランジスタは高耐圧・高速応答性を有していることから電源などの電力変換装置への利用が期待されている。
窒化物半導体の積層構造において、分極によって発生した二次元電子ガスは外部電場を印加していない状態でも蓄積するため、二次元電子ガスをチャネルとしたトランジスタは閾値電圧が負値となるが、安全性の向上、消費電力の低減、構成回路の簡素化の観点から、閾値電圧が正値となるトランジスタが望まれる。閾値電圧を上昇させる技術として、例えば、ゲート電極下部のみ二次元電子ガスが発生しないよう、素子に凹型の溝を形成する技術が知られている。また、バックバリア層上に、チャネル層を積層させて閾値電圧を向上させる技術が知られている。例えば、窒化ガリウム(GaN)チャネル層とし、窒化アルミニウムガリウム(AlGaN)をバックバリア層として用いた場合、バックバリア層に含まれるアルミニウム(Al)の組成が高いほど、閾値電圧を向上させることが可能である。
しかしながら、バックバリア層のAlの組成を高くすると、バックバリア層とチャネル層の格子不整合率が大きくなるため、バックバリア層上にチャネル層を積層する際に、チャネル層に結晶欠陥が導入されやすくなり、チャネル層の結晶品質が低下する。具体的には、チャネル層の表面平坦性が低下しチャネル層の厚みが不均一となる。また、チャネル層において貫通転位などの結晶欠陥が増大する。チャネル層の結晶品質が低下すると、チャネル層における電子移動度が低下するため、トランジスタのオン抵抗が増大し消費電力が増大する。よって、チャネル層の結晶品質を向上させ、かつ閾値電圧を向上させることが可能な窒化物半導体装置が望まれる。
特開2001−196575号公報
本発明が解決しようとする課題は、チャネル層の結晶品質を向上させ、かつ閾値電圧を向上させた窒化物半導体装置を提供することにある。
本発明の窒化物半導体装置は、Alx1Ga(1−x1)N(0<x1≦1)である第1の半導体層と、前記第1の半導体層上にあり、インジウムを含む窒化物半導体Iny2Alx2Ga(1−x2−y2)N(0<x2<1、0<y2<1、0<x2+y2≦1)である第2の半導体層と、前記第2の半導体層上にあり、Alx3Ga(1−x3)N(0≦x3<1)である第3の半導体層と、前記第3の半導体層上にあり、Iny4Alx4Ga(1−x4−y4)N(0<x4<1、0≦y4<1、0<x4+y4≦1)である第4の半導体層と、を備える。
実施形態の窒化物半導体装置の模式断面図。 窒化物半導体の分極とa軸格子定数の関係を示す図。 窒化物半導体の分極とa軸格子定数の関係を示す図 窒化物半導体の分極とa軸格子定数の関係を示す図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、「窒化ガリウム系半導体」とは、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)及びそれらの中間組成を備える半導体の総称である。
本明細書中における「III族原子」とは、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、タリウム(Tl)の総称である。
窒化物半導体を用いたトランジスタは閾値電圧が低いため、バックバリア層である窒化アルミニウムガリウム(AlGaN)上に、チャネル層となる窒化ガリウム(GaN)を積層させて閾値電圧を向上させる。この場合、バックバリア層のAlGaNに含まれるアルミニウム(Al)の組成が高いほど、トランジスタの閾値電圧を向上させることが可能である。
しかしながら、AlGaNのAlの組成を高くすると、AlGaNとGaNの格子不整合率が大きくなるため、GaNを均一に成膜できない。そのため、GaNを均一に成膜して結晶品質を向上させ、かつ閾値電圧を向上させることが可能な窒化物半導体装置が望まれる。
図1に本実施形態の窒化物半導体装置100を説明する模式断面図を示す。
窒化物半導体装置100は、GaN系半導体で構成される電界効果トランジスタ(Field Effect Transistor:FET)である。
窒化物半導体装置100は、基板5上に、第1の半導体層1、第2の半導体層2、第3の半導体層3、第4の半導体層4が順に積層された半導体層を備えている。また、第4の半導体層4上に、ソース電極6、ドレイン電極7が設けられている。また、第4の半導体層4上の、ソース電極6とドレイン電極7の間に絶縁層9が設けられ、さらに絶縁層9上に、ゲート電極8が設けられている。
窒化物半導体装置100は、バックバリア層である第2の半導体層2を窒化インジウムガリウムアルミニウム(InAlGaN)とし、チャネル層である第3の半導体層3をGaNとして備えている。一般にAlGaNのa軸格子定数はGaNのa軸格子定数より小さく、InGaNのa軸格子定数はGaNのa軸格子定数より大きい。AlGaN中のGaの一部をInに置換したInAlGaNのa軸格子定数は、AlGaNのa軸格子定数より大きく、Gaに対するInの比率が高まるほどa軸格子定数が大きくなる。InAlGaNのa軸格子定数がGaNのa軸格子定数を超えない範囲において、Al組成の等しいAlGaNとInAlGaNのa軸格子定数を比較すると、InAlGaNの方がGaNのa軸格子定数と近い。よって、バックバリア層であるInAlGaNとチャネル層であるGaNの格子不整合率は小さい。そのため、バックバリア層のInAlGaN上でチャネル層のGaNを均一に成膜することが可能である。また、バックバリア層のInAlGaNのAlの組成を大きくすることで、窒化物半導体装置100の閾値電圧を向上させることができる。
基板5は、例えば、シリコン(Si)、炭化ケイ素(SiC)、サファイア(Al)、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、酸化ガリウム(Ga)などである。基板5上に後述する半導体層を積層することで、基板5は半導体層を固定する。基板5の厚さは、例えば、200μm以上2000μm以下である。
第1の半導体層1は、基板5上に設けられる。第1の半導体層1は、例えば、窒化アルミニウムガリウム(Alx1Ga(1−x1)N、0<x1≦1)である。
なお、x1は、第1の半導体層1に含まれるIII族原子の全体に対してのAlの原子比である。
第1の半導体層1は、バッファ層である。以下、窒化アルミニウムガリウムはAlGaNと表記する。第1の半導体層1はAlとGaの組成がAlx1Ga(1−x1)N(0<x1≦1)の範囲で互いに異なる半導体層を複数積層したものであってもよく、さらに例えば基板5側から上に積層するにつれて、各半導体層のAlの含有量を少なくしたものが挙げられる。その場合、第1の半導体層において、基板5側から積層するにつれて、分極が小さくなっている。また、第1の半導体層において、基板5側から積層するにつれて、a軸格子定数が大きくなっている。第1の半導体層1の厚さは、例えば、10nm以上10μm以下である。
第1の半導体層1は、電流を流れにくくし耐圧を向上させるために不純物を含んでいてもよい。第1の半導体層1は、不純物として、例えば、C(炭素)、Fe(鉄)、Mg(マグネシウム)、Zn(亜鉛)等が挙げられる。第1の半導体層1の不純物濃度は、1×1016cm−3以上1×1020cm−3以下であることが望ましい。なお、第1の半導体層1は、異なる不純物が含まれていても良い。また、第1の半導体層1は、H(水素)、O(酸素)、Si(シリコン)等の意図せずに含まれた不純物を含んでいても良い。
第2の半導体層2は、第1の半導体層1上に設けられる。第2の半導体層2は、例えば、窒化インジウムアルミニウムガリウム(Iny2Alx2Ga(1−x2−y2)N、0<x2<1、0<y2<1、0<x2+y2≦1)である。なお、x2は、第2の半導体層2に含まれるIII族原子の全体に対してのAlの原子比である。また、y2は、第2の半導体層2に含まれるIII族原子の全体に対してのInの原子比である。
第2の半導体層2は、バックバリア層である。以下、窒化インジウムアルミニウムガリウムはInAlGaNと表記する。第2の半導体層2の厚さは、例えば、10nm以上1μm以下である。
第2の半導体層2は、電流を流れにくくし耐圧を向上させるために不純物を含むことが望ましい。第2の半導体層2は、不純物として、例えば、C(炭素)、Fe(鉄)、Mg(マグネシウム)、Zn(亜鉛)等が挙げられる。第2の半導体層2の不純物濃度は、1×1016cm−3以上1×1020cm−3以下が望ましい。なお、第2の半導体層2は、異なる不純物が含まれていても良い。また、第2の半導体層2は、H(水素)、O(酸素)、Si(シリコン)等の意図せずに含まれた不純物を含んでいても良い。
第2の半導体層2のInAlGaNに含まれるAlの組成が大きいほど、閾値電圧の向上の効果が大きい。そのため、Alの組成を示すx2は、0.1以上であることが望ましい。閾値電圧の向上の効果のために、さらに望ましくは0.15以上であるとよい。
また、第2の半導体層2にInを加えると、第2の半導体層2のa軸格子定数を、後述するチャネル層の第3の半導体層3に近づけて、第3の半導体層3との格子不整合率を減少させることができる。Inの組成を示すy2は0を超えていればよいが、特に0.01以上0.1以下が望ましい。第2の半導体層の結晶品質を向上させるために、Inの組成を示すy2は、0.02以上0.05以下がさらに望ましい。
第3の半導体層3は、第2の半導体層2上に設けられる。第3の半導体層3は、例えば、窒化アルミニウムガリウム(Alx3Ga(1−x3)N、0≦x3<1)である。なお、x3は、第3の半導体層3に含まれるIII族原子の全体に対してのAlの原子比である。
第3の半導体層3は、チャネル層である。バックバリア層である第2の半導体層2による閾値電圧の向上の効果を大きくし、またオン抵抗を抑えチャネル移動度を向上させるため、第3の半導体層3の厚さは、例えば、10nm以上200nm以下が望ましい。さらに望ましくは、20nm以上100nm以下がよい。
第3の半導体層3はアンドープ層である。第3の半導体層3には、意図的な不純物のドーピングはなくともよく、その場合弱いn型伝導を示す。また、第3の半導体層3は、H(水素)、O(酸素)、Si(シリコン)等の意図せずに含まれた不純物を含んでいても良い。
第4の半導体層4は、第3の半導体層3上に設けられる。第4の半導体層4は、例えば、窒化インジウムアルミニウムガリウム(Iny4Alx4Ga(1−x4−y4)N、0<x4<1、0≦y4<1、0<x4+y4≦1)である。なお、x4は、第4の半導体層4に含まれるIII族原子の全体に対してのAlの原子比である。
第4の半導体層4は、電子供給層である。第4の半導体層4はアンドープ層である。第4の半導体層4は、意図的な不純物のドーピングはなくともよく、その場合、弱いn型伝導を示す。また、第4の半導体層4は、H(水素)、O(酸素)、Si(シリコン)等の意図せずに含まれた不純物を含んでいても良い。
第4の半導体層4の厚さは、例えば、20nm以上100nm以下である。第4の半導体層4の一部には、後述するゲート電極8が絶縁層9を介して埋め込まれている。そのため、ゲート電極8下の第4の半導体層4の厚さは、例えば、0nm以上5nm以下である。
また、第4の半導体層4において、ゲート電極8下の部分とそれ以外の部分でIn組成およびAl組成が異なっていてもよい。例えば、ゲート電極8下の部分の方が、それ以外の部分よりもAl組成が小さいか、またはIn組成が大きくても良い。また、第4の半導体層4は、In組成およびAl組成の異なる複数のInAlGaNが積層された構造であってもよい。
ゲート電極8下の第4の半導体層4に隣接する第3の半導体層3に二次元電子ガスを発生させないようにするために、Alの組成x4は、例えば、第4の半導体層4に含まれるIII族原子の全体に対して、0.2以下の原子比とすることが望ましい。また、ゲート電極8下の第4の半導体層4の厚さを0nm以上5nm以下とすることが望ましい。
また、ゲート電極8下の部分以外の第4の半導体層4に隣接する第3の半導体層3に2次元電子ガスが発生させ、オン抵抗を減少させるために、Alの組成x4は、例えば、第4の半導体層4に含まれるIII族原子の全体に対して、0.15以上とすることが望ましい。また、ゲート電極8下の部分以外の第4の半導体層4の厚みを20nm以上100nm以下とする。
第4の半導体層4において、ゲート電極8下の部分以外のAl組成を、ゲート電極8下の部分のAl組成よりも高くしてもよい。これにより、第4の半導体層4において、Al組成x4を第4の半導体層4に含まれるIII族原子の全体に対して、0.2以下の原子比であっても、第3の半導体層3のゲート電極8下ではない部分において、高濃度の2次元電子ガスを発生させることができる。これにより、高い閾値電圧と低いオン抵抗の両立が可能となる。
絶縁層9は、第4の半導体層4上に設けられる。絶縁層9は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウムなどである。また、絶縁層9は、これらの絶縁体からなる互いに異なる2つ以上の材料が複数層積層されている構造であってもよい。絶縁層9の厚さは、例えば、5nm以上100nm以下である。
ソース電極6およびドレイン電極7は、第4の半導体層4上に設けられる。ソース電極6とドレイン電極7は、例えば、金属電極である。金属電極は、例えば、チタン(Ti)とアルミニウム(Al)の積層構造である。なお、ソース電極6およびドレイン電極7は、第4の半導体層4の一部をエッチングした面の上に設けられていてもよい。また、ソース電極6およびドレイン電極7は、第4の半導体層4の一部分をエッチングして第3の半導体層3を露出させた面の上に設けられていてもよい。
ゲート電極8は、ソース電極3とドレイン電極4の間にあって、絶縁層9上に設けられる。ゲート電極8は、例えば、金属電極である。ゲート電極8は、例えば、Al、チタン(Ti)、ニッケル(Ni)、金(Au)、窒化チタン(TiN)、窒化タングステン(WN)からなる群から選択された少なくとも一つを含む。ゲート電極8は、絶縁層9を介して、一部が第4の半導体層4に埋め込まれている。
第3の半導体層3と第4の半導体層4の界面付近において、第3の半導体層3には2次元電子ガス層が形成される。図1の長二点鎖線は2次元電子ガスが存在する位置を示す。第4の半導体層4のゲート電極8下の部分において、第4の半導体層4の厚さは薄く、Al組成が小さいため、この部分に隣接した第3の半導体層3には2次元電子ガスが存在しない。したがって、ゲート電極8に電圧を印加していない状態では、窒化物半導体装置100はノーマリオフである。
ゲート電極8に正の電圧を印加した場合、ゲート電極8側の第3の半導体層3は電子が誘起される蓄積状態となる。そのため、蓄積状態で誘起された電子と、第3の半導体層3と第4の半導体層4の界面で存在する2次元電子ガス層が連結する。したがって、図1の点線で示した矢印方向に電子が流れる。よって、半導体装置100はFETとして動作する。
2次元電子ガスが流れるときのゲート電極8に印加される電圧は、ゲート電極8を構成する金属の仕事関数、絶縁層9の誘電率、絶縁層9の厚み、第4の半導体層4のゲート電極8下の部分のIn組成およびAl組成および厚み、第3の半導体層3に含まれるドナーやアクセプタの濃度、および第3の半導体層3の表面ポテンシャルで決まる。
なお、積層方向において、第1の半導体層1、第2の半導体層2、第3の半導体層3の順に含有するAlの量は少なくしている。そのため、第1の半導体層1、第2の半導体層2、第3の半導体層3の順に分極は小さくなり、第1の半導体層1、第2の半導体層2、第3の半導体層3の間で意図しない二次元電子ガスは発生しない。
また、積層方向において、第1の半導体層1、第2の半導体層2、第3の半導体層3の順に含有するAlの量は少ないため、この順にa軸格子定数は大きい。そのため、半導体層の結晶成長中および結晶成長後に、半導体層が直下の層から受ける面内方向に引っ張られる応力が抑制され、また半導体層へのクラックの発生も効果的に抑制することができる。
なお、第1の半導体層1から第4の半導体層4は、例えば有機金属気相成長(MOCVD)法によって形成される。
MOCVD法による結晶成長において、Ga原子の原料として、例えば、トリメチルガリウム(TMGa)、トリエチルガリウム(TEGa)、Al原子の原料として、例えば、トリメチルアルミニウム(TMAl)、In原子の原料として、例えば、トリメチルインジウム(TMIn)、トリエチルインジウム(TEIn)、N原子の原料として、例えばアンモニア(NH)を用いることができる。また、MOCVD法による結晶成長において、上記原料以外に、例えば、水素、窒素、アルゴンのいずれか、もしくはこれらの混合ガスをキャリアガスとして同時に供給する。結晶成長時に供給する原料の比率を変更することで、成長する半導体層の組成を変化させることができる。
図2(a)に窒化物半導体の分極(C/m)とa軸格子定数(Å)の関係図、図2(b)に図2(a)の拡大図を示す。図2(a)、図2(b)を用いて、バックバリア層である第2の半導体層2の分極とa軸格子定数の関係について示す。ここで、窒化物半導体の分極(C/m)は自発分極とピエゾ分極の和である。
図2(a)において、3点で、窒化アルミニウム(AlN)、窒化インジウム(InN)、窒化ガリウム(GaN)のそれぞれの、分極とa軸格子定数の関係を示している。また、AlNとInNを示す2点間の直線は、窒化アルミニウムインジウム(AlInN)の分極とa軸格子定数の関係を示している。InNとGaNを示す2点間の直線は、窒化インジウムガリウム(InGaN)の分極とa軸格子定数の関係を示している。GaNとAlNを示す2点間の直線は、窒化アルミニウムガリウム(AlGaN)の分極とa軸格子定数の関係を示している。また、3つの直線で囲まれた領域は、窒化インジウムガリウムアルミニウム(InAlGaN)の分極とa軸格子定数の関係を示している。また、GaNのa軸格子定数である3.189Åの位置に破線を示す。GaNのa軸格子定数の3.189Åは、GaNの結晶格子に歪みがない場合の物性値である。
図2(a)から、例えば、AlGaNにInを加えるとInAlGaNとすることができることがわかる。また、AlGaNをInAlGaNとすることで、a軸格子定数をGaN(=3.189Å)に近づけることが可能である。したがって、窒化物半導体装置100のバックバリア層である第2の半導体層2をInAlGaNとした場合、第2の半導体層2とチャネル層のGaNである第3の半導体層との格子不整合率は小さい。
図2(b)に、図2(a)のGaNを示す点の付近を拡大した図を示す。図2(b)で、バックバリア層である第2の半導体層2の分極とa軸格子定数の関係について示す。
図2(b)のAlGaNを示す直線、組成Al0.25Ga0.75Nの分極を示す長鎖線、およびGaNのa軸格子定数を示す破線で囲まれた領域Aに注目する。チャネル層である第3の半導体層3を均一に成膜し高品質とするために、第2の半導体層2の組成は、分極とa軸格子定数の関係が領域Aに含まれる組成にする。
まず、AlGaNを示す直線上に、組成Al0.25Ga0.75Nの点を示す。これは、第1の半導体層1と第2の半導体層2の界面付近の第1の半導体層1の組成である。InAlGaNのa軸格子定数と分極は、InAlGaNに含まれるAlとInの量により調整することが可能である。InAlGaNに含まれるAlの量を少なくするほど、あるいは、Inの量を大きくするほど、InAlGaNのa軸格子定数は大きくなる。また、InAlGaNに含まれるAlの量を大きくするほど、InAlGaNの分極は大きくなる。なお、Inの量を大きくした場合は、後述するInAlGaNの格子緩和率によって、分極が大きくなるか小さくなるかが異なる。
以下に、チャネル層である第3の半導体層3を均一に成膜し高品質とするための条件について説明する。
まず、バックバリア層である第2の半導体層2のa軸格子定数は、図2(b)の破線で示すGaNのa軸格子定数と等しいか、またはGaNのa軸格子定数よりも小さくする。第2の半導体層2のa軸格子定数がGaNのa軸格子定数よりも大きい場合、チャネル層である第3の半導体層3がバックバリア層である第2の半導体層2から引っ張り応力を受ける。そのため、チャネル層である第3の半導体層3が均一に成膜されず結晶品質が低下してしまう。さらに、第3の半導体層3と第2の半導体層3の界面に二次元電子ガスが発生してしまう可能性がある。
また、バックバリア層である第2の半導体層2の分極は、バッファ層である、第1の半導体層1と第2の半導体層2の界面付近の第1の半導体層1の分極と等しいか、またはそれよりも小さくする。バックバリア層である第2の半導体層2の分極が、バッファ層である第1の半導体層1の分極よりも大きい場合、第2の半導体層2と第1の半導体層1の界面に2次元電子ガスが発生してしまう可能性がある。
さらに、バックバリア層である第2の半導体層2のInの組成は0よりも大きくする。第2の半導体層2にInが含まれることで、第2の半導体層2の格子定数をAlGaNよりも大きくすることができる。また、第2の半導体層2にInが含まれることで、第2の半導体層2の格子定数がAlGaNの格子定数と同じであっても、第2の半導体層2はAlGaNよりも分極を大きくすることができる。また、第2の半導体層2にInが含まれることで、第2の半導体層2の分極がAlGaNの分極と同じであっても、第2の半導体層2はAlGaNよりも格子定数を大きくすることができる。
図3(a)〜図3(b)に、格子緩和率が異なる第2の半導体層2の分極とa軸格子定数の関係について示す。第2の半導体層2の格子緩和率について、図3(a)は格子緩和率が100%の場合、図3(b)は格子緩和率が50%の場合、図3(c)は格子緩和率が30%の場合を示している。
InAlGaNである第2の半導体層2はAlGaNである第1の半導体層1よりもa軸格子定数が大きいため、第2の半導体層2は第1の半導体層から圧縮応力を受ける。つまり、第2の半導体層2は、第1の半導体層1のa軸格子定数に合わせて結晶成長しているため歪んでいる。第2の半導体層2の圧縮応力は格子緩和率によって変化する。第2の半導体層2の格子緩和率が小さいほど第2の半導体層2が受ける圧縮応力が大きくなり、第2の半導体層2の格子緩和率が大きいほど第2の半導体層2が受ける圧縮応力が小さくなる。
第2の半導体層2が受ける圧縮応力の大きさにより第2の半導体層2のピエゾ分極の大きさが変化するため、第2の半導体層2に発生する分極の大きさも変化する。つまり、第2の半導体層2が受ける圧縮応力が大きいほど、第2の半導体層2に発生する分極は大きくなる。そのため、第2の半導体層2の格子緩和率が変化した場合に、チャネル層である第3の半導体層3を均一に成膜し高品質とするために、第1の半導体層1のAlの組成x1、第2の半導体層2のAlの組成x2、および第2の半導体層2のInの組成y2が取り得る値を算出した。
図3(a)の格子緩和率が100%、つまり第2の半導体層2が全く圧縮応力を受けていない場合、第1の半導体層1の組成をAl0.25Ga0.75Nと仮定し、これを示す点をAとする。点Aと同じ分極で、且つGaNと同じa軸格子定数である点Bにおいて、第2の半導体層2のAlの組成x2は0.242、第2の半導体層2のInの組成y2は0.054となる。また、バックバリア層である第2の半導体層2のa軸格子定数は、図3(a)の破線で示すGaNのa軸格子定数と等しいか、またはGaNのa軸格子定数よりも小さくするために、y2≦0.224*x2の関係を満たす必要がある。また、バックバリア層である第2の半導体層2の分極は、バッファ層である、第2の半導体層2との界面付近の第1の半導体層1の分極と等しいか、またはそれよりも小さくするために、x2−x1≦−0.143*y2の関係を満たす必要がある。
図3(b)の格子緩和率が50%、つまり第2の半導体層2が圧縮応力を受けている場合、図3(a)と同様に、第1の半導体層1の組成をAl0.25Ga0.75Nと仮定し、これを示す点をAとする。点Aと同じ分極で、且つGaNと同じa軸格子定数である点Bにおいて、第2の半導体層2のAlの組成x2は0.381、第2の半導体層2のInの組成y2は0.141となる。また、バックバリア層である第2の半導体層2のa軸格子定数は、図3(b)の破線で示すGaNのa軸格子定数と等しいか、またはGaNのa軸格子定数よりも小さくするために、y2≦0.224*x2+0.056の関係を満たす必要がある。また、バックバリア層である第2の半導体層2の分極は、バッファ層である、第2の半導体層2との界面付近の第1の半導体層1の分極と等しいか、またはそれよりも小さくするために、x2−x1≦0.929*y2の関係を満たす必要がある。
図3(c)の格子緩和率が30%、つまり第2の半導体層2が圧縮応力を大きく受けている場合、図3(a)と同様に、第1の半導体層1の組成をAl0.25Ga0.75Nと仮定し、これを示す点をAとする。点Aと同じ分極で、且つGaNと同じa軸格子定数である点Bにおいて、第2の半導体層2のAlの組成x2は0.646、第2の半導体層2のInの組成y2は0.275となる。また、バックバリア層である第2の半導体層2のa軸格子定数は、図3(c)の破線で示すGaNのa軸格子定数と等しいか、またはGaNのa軸格子定数よりも小さくするために、y2≦0.224*x2+0.131の関係を満たす必要がある。また、バックバリア層である第2の半導体層2の分極は、バッファ層である、第2の半導体層2との界面付近の第1の半導体層1の分極と等しいか、またはそれよりも小さくするために、x2−x1≦1.44*y2の関係を満たす必要がある。
なお、格子緩和率は{(第2の半導体層2のa軸格子定数)−(第1の半導体層1のa軸格子定数)}/{(圧縮応力のない場合の第2の半導体層2のa軸格子定数)−(第1の半導体層1のa軸格子定数)}で定義される。
以上より、窒化物半導体装置100は、バックバリア層である第3の半導体層3を窒化インジウムガリウムアルミニウム(InAlGaN)とし、チャネル層である第4の半導体層4をGaNとして備えているため、バックバリア層のInAlGaNのa軸格子定数とチャネル層のGaNのa軸格子定数が近く、バックバリア層とチャネル層の格子不整合率は小さい。したがって、バックバリア層のInAlGaN上でチャネル層のGaNを均一に成膜することが可能である。また、バックバリア層のInAlGaNのAlの組成を大きくすることで、窒化物半導体装置100の閾値電圧を向上させることができる。
なお、本実施形態において、窒化物半導体装置100は横型のFETとしたが、窒化物半導体装置100は窒化物半導体層を支持する基板にドレイン電極を備えた縦型のFETであってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 第1の半導体層
2 第2の半導体層
3 第3の半導体層
4 第4の半導体層
5 基板
6 ソース電極
7 ドレイン電極
8 ゲート電極
9 絶縁層
100 半導体装置

Claims (15)

  1. Alx1Ga(1−x1)N(0<x1≦1)である第1の半導体層と、
    前記第1の半導体層上にあり、インジウムを含む窒化物半導体Iny2Alx2Ga(1−x2−y2)N(0<x2<1、0<y2<1、0<x2+y2≦1)である第2の半導体層と、
    前記第2の半導体層上にあり、Alx3Ga(1−x3)N(0≦x3<1)である第3の半導体層と、
    前記第3の半導体層上にあり、Iny4Alx4Ga(1−x4−y4)N(0<x4<1、0≦y4<1、0<x4+y4≦1)である第4の半導体層と、
    を備える窒化物半導体装置。
  2. 前記第3の半導体層の格子定数は、前記第2の半導体層の格子定数よりも大きい請求項1に記載の窒化物半導体装置。
  3. 前記第1の半導体層、前記第2の半導体層、前記第3の半導体層、前記第4の半導体層の順に、各半導体層の自発分極とピエゾ分極の和は小さい請求項1または請求項2に記載の窒化物半導体装置。
  4. 前記第1の半導体層と前記第2の半導体層において、Alの組成x1およびx2、Inの組成y2は、y2≦0.224*x2+1.31、x2−x1≦1.01*y2の関係を満たす請求項1ないし請求項3のいずれか1項に記載の窒化物半導体装置。
  5. 前記第1の半導体層と前記第2の半導体層において、Alの組成x1およびx2、Inの組成y2は、y2≦0.224*x2、x2−x1≦−0.143*y2の関係を満たす請求項1ないし請求項3のいずれか1項に記載の窒化物半導体装置。
  6. 前記第2の半導体層のAlの組成x2の原子比は、前記第2の半導体層に含まれるIII族原子の全体に対して、0.1以上である請求項1ないし請求項5のいずれか1項に記載の窒化物半導体装置。
  7. 前記第2の半導体層のAlの組成x2の原子比は、前記第2の半導体層に含まれるIII族原子の全体に対して、0.15以上である請求項1ないし請求項6のいずれか1項に記載の窒化物半導体装置。
  8. 前記第3の半導体層の厚さは10nm以上200nm以下である請求項1ないし請求項7のいずれか1項に記載の窒化物半導体装置。
  9. 前記第3の半導体層の厚さは20nm以上100nm以下である請求項1ないし請求項8のいずれか1項に記載の窒化物半導体装置。
  10. 前記第4の半導体層上にあるソース電極と、
    ドレイン電極と、
    前記ソース電極と前記ドレイン電極の間にあるゲート電極と、
    をさらに備える請求項1ないし請求項9のいずれか1項に記載の窒化物半導体装置。
  11. 前記第4の半導体層上にあり、前記ソース電極と前記ドレイン電極の間にある絶縁層をさらに備え、前記ドレイン電極は前記第4の半導体層上にあり、前記ゲート電極は前記絶縁層上にある請求項10に記載の窒化物半導体装置。
  12. 前記ゲート電極の下においては、第4の半導体層のAlの組成x4の原子比は、第4の半導体層に含まれるIII族原子の全体に対して、0.2以下である請求項11に記載の窒化物半導体装置。
  13. 前記ゲート電極の下においては、第4の半導体層の厚さは0nm以上5nm以下である請求項12に記載の窒化物半導体装置。
  14. 前記ゲート電極の下以外の第4の半導体層においては、Alの組成x4の原子比は、第4の半導体層に含まれるIII族原子の全体に対して、0.15以上である請求項10ないし請求項13のいずれか1項に記載の窒化物半導体装置。
  15. 前記ゲート電極の下以外の第4の半導体層においては、第4の半導体層の厚さは20nm以上100nm以下である請求項14に記載の窒化物半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6765589B1 (ja) * 2020-02-17 2020-10-07 三菱電機株式会社 エピタキシャルウエハ、半導体装置およびエピタキシャルウエハの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701717B (zh) * 2019-08-12 2020-08-11 環球晶圓股份有限公司 磊晶結構
TWI767219B (zh) * 2020-04-24 2022-06-11 環球晶圓股份有限公司 磊晶結構
JP7462544B2 (ja) * 2020-12-11 2024-04-05 株式会社東芝 窒化物半導体、ウェーハ、半導体装置及び窒化物半導体の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
WO2012157625A1 (ja) * 2011-05-16 2012-11-22 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び半導体装置
JP2013004735A (ja) * 2011-06-16 2013-01-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014093305A (ja) * 2012-10-31 2014-05-19 Toshiba Corp 半導体装置及びその製造方法
JP2015225956A (ja) * 2014-05-28 2015-12-14 三菱電機株式会社 半導体素子の製造方法
JP2016134564A (ja) * 2015-01-21 2016-07-25 株式会社東芝 半導体装置
JP2016171265A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5098649A (ja) 1973-12-30 1975-08-05
JPS5466505A (en) 1977-11-05 1979-05-29 Ozono Kensetsu Kk Method of cutting and registering concrete piles
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US8853666B2 (en) 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
JP4282708B2 (ja) 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
JP5466505B2 (ja) 2007-06-27 2014-04-09 ルネサスエレクトロニクス株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2015162641A (ja) 2014-02-28 2015-09-07 株式会社豊田中央研究所 絶縁ゲート型窒化物半導体トランジスタ
JP2016035949A (ja) 2014-08-01 2016-03-17 日本電信電話株式会社 窒化物半導体装置の製造方法
JP6565223B2 (ja) 2015-03-05 2019-08-28 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US10411125B2 (en) * 2016-11-23 2019-09-10 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device having high linearity-transconductance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
WO2012157625A1 (ja) * 2011-05-16 2012-11-22 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び半導体装置
JP2013004735A (ja) * 2011-06-16 2013-01-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014093305A (ja) * 2012-10-31 2014-05-19 Toshiba Corp 半導体装置及びその製造方法
JP2015225956A (ja) * 2014-05-28 2015-12-14 三菱電機株式会社 半導体素子の製造方法
JP2016134564A (ja) * 2015-01-21 2016-07-25 株式会社東芝 半導体装置
JP2016171265A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6765589B1 (ja) * 2020-02-17 2020-10-07 三菱電機株式会社 エピタキシャルウエハ、半導体装置およびエピタキシャルウエハの製造方法
WO2021166024A1 (ja) * 2020-02-17 2021-08-26 三菱電機株式会社 エピタキシャルウエハ、半導体装置およびエピタキシャルウエハの製造方法
CN115088058A (zh) * 2020-02-17 2022-09-20 三菱电机株式会社 外延晶片、半导体装置以及外延晶片的制造方法

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