JP2015225956A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】本発明は、リーク電流を抑制でき、かつ結晶粒界及び表面荒れを抑制できる半導体素子の製造方法を提供することを目的とする。【解決手段】基板上にＡｌＮ層をエピタキシャル成長する第１工程と、該ＡｌＮ層の上に、Ｆｅを添加せずに、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、該バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、該抵抗層の上にチャネル層をエピタキシャル成長する工程と、該チャネル層の上方に電子供給層をエピタキシャル成長する工程と、該電子供給層の上方に電極を形成する工程と、を備える。【選択図】図２

Description

本発明は、例えばエレクトロニクス及びオプトエレクトロニクス分野で用いられる半導体素子の製造方法に関する。
ＡｌＧａＩｎＮは、バンドギャップが広いため、高耐圧の半導体素子及び短波長の発光が可能な半導体素子の材料に用いられる。ＡｌＧａＩｎＮは、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で、サファイア、ＳｉＣ、又はＳｉで形成された基板にエピタキシャル成長される。なお、基板には、ＧａＮとの格子整合性が高くしかも熱伝導率も優れているＳｉＣを用いることが多い。
特許文献１には、基板上にエピタキシャル成長されたＡｌＮ層と、ＡｌＮ層にエピタキシャル成長された窒化物半導体層とを有し、基板とＡｌＮ層の界面よりＡｌＮ層と窒化物半導体層の界面の方が凹凸が大きい化合物半導体装置が開示されている。
界面の凹凸が大きくなることによりリーク電流の増大が懸念される。そこで、特許文献１には、ＡｌＮ層と窒化物半導体層の間に、ＡｌＧａＮ層を形成したり、Ｆｅを添加（ドープ）したＧａＮ層を形成したりすることが開示されている。
特開２０１３−０１２７６７号公報
しかし、ＡｌＧａＮでリーク電流を抑制しようとした場合、熱伝導度が低下しないようにＡｌｘＧａ１−ｘＮのｘを０＜ｘ≦０．１としなければならず、このようにＡｌ組成比の小さい層では高い抵抗値を得ることができない。つまり、ＡｌＧａＮではリーク電流を抑制できない。
ＡｌＮ層と窒化物半導体層の間にＦｅを添加したＧａＮ層を形成する場合、Ｆｅによってｎ型のキャリアを補償できるので当該ＧａＮ層が高抵抗となり、リーク電流を抑制し得る。しかし、ＡｌＮ層の表面に凹凸があることと、Ｆｅを添加したＧａＮ層が３次元成長しやすいことから、Ｆｅを添加したＧａＮ層は結晶粒界が多く表面が荒れる。結晶粒界は、転位となりチャネル層などの結晶性を悪化させ、半導体素子の出力及び耐圧を低下させる。表面が荒れていると、チャンバ内などのわずかな環境の変動に伴うエピ条件の変動により、容易に表面白濁が発生してしまう。つまり、エピ条件のマージンが非常に小さくなってしまう。
本発明は、上述のような課題を解決するためになされたもので、リーク電流を抑制でき、かつ結晶粒界及び表面荒れを抑制できる半導体素子の製造方法を提供することを目的とする。
本願の発明に係る半導体素子の製造方法は、基板上にＡｌＮ層をエピタキシャル成長する第１工程と、該ＡｌＮ層の上に、Ｆｅを添加せずに、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、該バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、該抵抗層の上にチャネル層をエピタキシャル成長する工程と、該チャネル層の上方に電子供給層をエピタキシャル成長する工程と、該電子供給層の上方に電極を形成する工程と、を備えたことを特徴とする。
本願の発明に係る他の半導体素子の製造方法は、基板上にＡｌＮ層をエピタキシャル成長する第１工程と、該ＡｌＮ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、該バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、該抵抗層の上にチャネル層をエピタキシャル成長する工程と、該チャネル層の上方に電子供給層をエピタキシャル成長する工程と、該電子供給層の上方に電極を形成する工程と、を備え、該第２工程で該バッファ層に添加するＦｅの濃度は、該第３工程で該抵抗層に添加するＦｅの濃度より低いことを特徴とする。
本願の発明に係る他の半導体素子の製造方法は、基板上にＡｌＮ層をエピタキシャル成長する第１工程と、該ＡｌＮ層の上に、Ｆｅを添加せずに、ｘが０より大きく１より小さいＡｌｘＧａ１−ｘＮをエピタキシャル成長してひずみ緩和層を形成する工程と、該ひずみ緩和層の上に、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、該バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、該抵抗層の上にチャネル層をエピタキシャル成長する工程と、該チャネル層の上方に電子供給層をエピタキシャル成長する工程と、該電子供給層の上方に電極を形成する工程と、を備え、該ひずみ緩和層の格子定数は該ＡｌＮ層の格子定数と該バッファ層の格子定数の間の値であることを特徴とする。
本発明によれば、ＡｌＮ層の上のバッファ層に、バッファ層の上の抵抗層からＦｅを熱拡散させるので、半導体素子のリーク電流を抑制でき、かつ結晶粒界及び表面荒れを抑制できる。
半導体素子の断面図である。 半導体素子の製造方法を示すフローチャートである。
本発明の実施の形態に係る半導体素子の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体素子の製造方法で製造された半導体素子１０の断面図である。半導体素子１０はＧａＮ系のＨＥＭＴ（High Electron Mobility Transistor）を構成している。半導体素子１０は単結晶ＳｉＣで形成された基板１２を備えている。基板１２はサファイア又はＳｉで形成してもよい。基板１２の上にはＡｌＮ層１４が形成されている。
ＡｌＮ層１４の上にはバッファ層１６が形成されている。バッファ層１６の上には抵抗層１８が形成されている。抵抗層１８は半導体素子１０のリーク電流を抑制するために形成されている。抵抗層１８の上にはチャネル層２０が形成されている。チャネル層２０の上には電子供給層２２が形成されている。電子供給層２２の上にはＳｉＮ保護膜２４を介在してソース電極２６、ドレイン電極２８、及びゲート電極３０が形成されている。
半導体素子１０の製造方法を説明する。図２は、半導体素子１０の製造方法を示すフローチャートである。まず、基板１２を清浄化する（ステップ５０）。具体的には、ＭＯＣＶＤ装置内の基板１２を、水素雰囲気下で、例えば１２５０℃まで昇温して３０分間保持する。これにより自然酸化膜等が加熱脱離し基板１２を清浄化できる。
ステップ５０を終えるとステップ５２に処理を進める。ステップ５２では基板１２上にＡｌＮ層１４をエピタキシャル成長する。成長条件は、例えば、温度１２５０℃、圧力５０ｍｂａｒである。ＡｌＮ層１４の厚さは、交流信号遮断後のドレイン電流の減少抑制と、交流信号遮断後のドレイン電流の短時間での回復を確保するため、５０ｎｍ以下であることが好ましい。ＡｌＮ層１４の厚さは例えば３０ｎｍである。ＡｌＮ層１４は核形成層として機能する。ＡｌＮ層１４を形成する工程を第１工程と称する。
ステップ５２を終えるとステップ５４に処理を進める。ステップ５４では、ＡｌＮ層１４の上にバッファ層１６を形成する。バッファ層１６はＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して形成する。ここでｘ＋ｙ＋ｚは１でありｙは０でない。成長条件は、例えば、温度１１１０℃、圧力２００ｍｂａｒである。バッファ層１６の厚さは１５０ｎｍ以下であれば特に限定されないが、例えば１００ｎｍである。バッファ層１６を形成する工程を第２工程と称する。
第２工程では、チャンバ内にＦｅのドーパントガスを導入しないので、バッファ層１６にＦｅは添加されない。なお、「添加」という言葉は、ある工程において、その工程で成長させた結晶にドーパントが取り込まれることを表す。そのため、バッファ層１６にＦｅが添加されていないというのは、第２工程終了直後にバッファ層１６にＦｅがないことを意味し、半導体素子１０の完成時にバッファ層１６にＦｅがないという意味ではない。
ステップ５４を終えるとステップ５６に処理を進める。ステップ５６ではバッファ層１６の上に抵抗層１８を形成する。抵抗層１８はＦｅを添加しつつＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して形成する。ここで、ｘ＋ｙ＋ｚは１でありｙは０でない。成長条件は、例えば、温度１１１０℃、圧力２００ｍｂａｒである。Ｆｅを添加するためにフェロセンなどのドーパントガスを供給するが、この供給量は時間変化させてもよい。例えば、最初は少量のドーパントガスを供給し、時間の経過とともに供給するドーパントガスの量を増やしてもよい。
抵抗層１８の厚さは２００ｎｍ〜４００ｎｍであれば特に限定されないが、例えば３００ｎｍである。この工程では、抵抗層１８のＦｅ濃度が１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲となるようにＦｅを添加する。より好ましいＦｅ濃度は１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３である。ここでは、抵抗層１８に１×１０１８ｃｍ−３のＦｅを添加した。抵抗層１８を形成する工程を第３工程と称する。
ステップ５６を終えるとステップ５８に処理を進める。ステップ５８では抵抗層１８の上にチャネル層２０をエピタキシャル成長する。成長条件は、例えば、温度１１１０℃、圧力２００ｍｂａｒである。チャネル層２０は例えば厚さ１μｍのＧａＮである。チャネル層２０の厚さは、ＨＥＭＴの特性及び基板１２の反りなどを考慮して選択すればよいが、０．５μｍ〜３μｍが好ましい。なお、チャネル層２０にはＦｅは添加しない。
ステップ５８を終えるとステップ６０に処理を進める。ステップ６０ではチャネル層２０の上に電子供給層２２をエピタキシャル成長する。電子供給層２２は例えば厚さ２５ｎｍのＡｌＧａＮである。ＡｌＧａＮの具体的組成は例えばＡｌ０．２Ｇａ０．８Ｎである。電子供給層２２の厚さと組成はこれに限定されず、必要とするＨＥＭＴの性能に応じて適宜設定できる。なお、電子供給層２２にＦｅは添加しない。
ステップ６０を終えるとステップ６２に処理を進める。ステップ６２ではまず電子供給層２２の上にＳｉＮ保護膜２４を形成する。次いでＳｉＮ保護膜２４をパターニングして電子供給層２２を露出させる。次いで、露出した電子供給層２２上に、例えばＴｉ/Ａｌを蒸着することでソース電極２６とドレイン電極２８を形成し、アニール処理を行う。次いで、ＳｉＮ保護膜２４をパターンニングして電子供給層２２を露出させる。次いで、露出した電子供給層２２上に、例えばＮｉ/Ａｕを蒸着することでゲート電極３０を形成する。このように、ステップ６２では電子供給層２２の上に電極（ソース電極２６、ドレイン電極２８、及びゲート電極３０）を形成する。
本発明の実施の形態１に係る半導体素子の製造方法によれば、ＡｌＮ層１４の上に「Ｆｅを添加せずに」バッファ層１６を形成する。従って、ＡｌＮ層１４の上にＦｅを添加したＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、ｙ≠０）を形成した場合と比べて、結晶粒界及び表面荒れを抑制できる。
Ｆｅが添加されていないバッファ層１６の場合、バッファ層１６とＡｌＮ層１４の界面でのリーク電流（以後、単に界面リークという）が懸念される。界面リークを抑制するためには、当該界面のＦｅ濃度を１×１０１７ｃｍ−３以上とすることが望ましい。本発明の実施の形態１では、第３工程で抵抗層１８に添加されたＦｅの一部は、電極形成までのエピタキシャル成長に伴う熱でバッファ層１６へ熱拡散し、バッファ層１６のＦｅ濃度を１×１０１７ｃｍ−３以上に高める。つまり、ステップ５６、５８、６０のエピタキシャル成長に伴い、抵抗層１８のＦｅがバッファ層１６へ熱拡散し、半導体素子１０の完成時には、バッファ層１６は１×１０１７ｃｍ−３以上のＦｅを含有する。よって、バッファ層１６とＡｌＮ層１４の界面のＦｅ濃度を１×１０１７ｃｍ−３以上として、界面リークを抑制し、リーク電流の少ない半導体素子を製造することができる。
抵抗層１８に添加されたＦｅが熱拡散してバッファ層１６とＡｌＮ層１４の界面に到達するためには、バッファ層１６を薄くすることと、抵抗層１８のＦｅ濃度を高くすることが必要である。本発明の実施の形態１では、バッファ層１６の厚さを１５０ｎｍ以下としたので、抵抗層１８に添加されたＦｅがバッファ層１６とＡｌＮ層１４の界面に到達することができる。さらに第３工程で抵抗層１８に添加するＦｅ濃度を１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲としたので、十分な量のＦｅをバッファ層１６とＡｌＮ層１４の界面に到達させることができる。よって確実に界面リークを抑制できる。
抵抗層１８はバッファ層１６の上に形成するので、抵抗層をＡｌＮ層の上に形成する場合に比べて抵抗層の厚さと抵抗層に添加するＦｅの濃度を高めることができる。しかし、抵抗層１８の形成によって結晶粒界及び表面荒れが生じないように注意しなければならない。そこで、本発明の実施の形態１では、抵抗層１８の厚さを２００ｎｍから４００ｎｍの範囲とし、抵抗層１８に添加するＦｅの濃度を１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３とすることで、結晶粒界及び表面荒れを抑制するようにした。つまり、抵抗層１８の厚さの上限（４００ｎｍ）と抵抗層１８に添加するＦｅ濃度の上限（１×１０２０ｃｍ−３）は、結晶粒界及び表面荒れを抑制できる値とした。
本発明の実施の形態１に係る半導体素子の製造方法は様々な変形が可能である。例えば、電子供給層２２の上にＧａＮ等の窒化物半導体からなるキャップ層を設けてもよい。その場合、電極（ソース電極２６、ドレイン電極２８、及びゲート電極３０）はキャップ層の上に形成する。つまり、電極は、電子供給層２２の上方に形成されていればよく、キャップ層と接してもよいし電子供給層と接してもよい。
電子供給層２２とゲート電極３０の間、又はキャップ層とゲート電極３０の間に絶縁膜を設けてもよい。バッファ層１６、抵抗層１８、チャネル層２０、電子供給層２２の材料は、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮであれば特に限定されない。なお、格子定数を等しくするために、バッファ層１６と抵抗層１８の組成を一致させることが好ましい。
チャネル層２０と電子供給層２２との間に、電子供給層よりもバンドギャップが大きいスペーサ層を設けてもよい。スペーサ層の組成はｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮの中から適宜選択する。スペーサ層を設ける場合、電子供給層はスペーサ層の上に形成する。つまり、電子供給層は、チャネル層の上方に形成されていればよく、スペーサ層と接してもよいしチャネル層と接してもよい。
ＡｌＮ層１４とバッファ層１６は格子定数が異なるので、これらの間にひずみ緩和層として、ｘが０より大きく１より小さいＡｌｘＧａ１−ｘＮを形成してもよい。ひずみ緩和層の格子定数は、ＡｌＮ層１４の格子定数とバッファ層１６の格子定数の間の値となるようにする。ひずみ緩和層はＦｅを添加せずにエピタキシャル成長させる。ひずみ緩和層を設ける場合、バッファ層はひずみ緩和層の上に形成する。つまり、バッファ層は、ＡｌＮ層の上方に形成されていればよく、ひずみ緩和層と接してもよいしＡｌＮ層と接してもよい。
ひずみ緩和層とＡｌＮ層１４の界面でのリーク電流を抑制するために、ひずみ緩和層の厚さとバッファ層の厚さの合計を１５０ｎｍ以下とすることが好ましい。そうすることで、抵抗層のＦｅの一部がバッファ層及びひずみ緩和層へ熱拡散し、ひずみ緩和層とＡｌＮ層１４のＦｅ濃度を１×１０１７ｃｍ−３以上とするので、ひずみ緩和層とＡｌＮ層１４の界面でのＦｅ濃度を１×１０１７ｃｍ−３以上とすることができる。なお、ひずみ緩和層をＡｌＮ層１４の上に形成する場合、バッファ層１６をＡｌＮ層１４の上に形成する場合と同様に、結晶粒界及び表面荒れを抑制できる。
さらに、特許文献１に開示のように、ＡｌＮ層の裏面より表面の凹凸を大きくしてもよい。この場合、交流信号遮断後のドレイン電流を短時間で回復させることができ、かつリーク電流、結晶粒界、及び表面荒れを抑制できる。なお、これらの変形は以下の実施の形態に係る半導体素子の製造方法にも適宜応用できる。
実施の形態２．
実施の形態２に係る半導体素子の製造方法は、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。第２工程では、ＡｌＮ層１４の上に、Ｆｅを添加しつつバッファ層１６をエピタキシャル成長する。バッファ層１６は、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮである。
第３工程では、バッファ層１６の上に、Ｆｅを添加しつつ抵抗層１８をエピタキシャル成長する。抵抗層１８はｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮである。なお、第２工程と第３工程で供給するドーパントガスの流量は、例えば、成長開始時にはごく少量で、次第に流量を増やしていくといった方法で変化させてもよい。
第２工程でバッファ層１６に添加するＦｅの濃度は、第３工程で抵抗層１８に添加するＦｅの濃度より低くする。第２工程でバッファ層１６に添加するＦｅの濃度は、例えば１×１０１７ｃｍ−３未満である。第３工程で抵抗層１８に添加するＦｅの濃度は、例えば１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３である。
バッファ層１６に微量のＦｅを添加することで、バッファ層１６によるリーク電流抑制効果を高めることができる。しかも、バッファ層１６に添加するＦｅは低濃度であるので、結晶粒界及び表面荒れを抑制できる。
１０ 半導体素子、 １２ 基板、 １４ ＡｌＮ層、 １６ バッファ層、 １８ 抵抗層、 ２０ チャネル層、 ２２ 電子供給層、 ２４ ＳｉＮ保護膜、 ２６ ソース電極、 ２８ ドレイン電極、 ３０ ゲート電極

Claims (10)

  1. 基板上にＡｌＮ層をエピタキシャル成長する第１工程と、
    前記ＡｌＮ層の上に、Ｆｅを添加せずに、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、
    前記バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、
    前記抵抗層の上にチャネル層をエピタキシャル成長する工程と、
    前記チャネル層の上方に電子供給層をエピタキシャル成長する工程と、
    前記電子供給層の上方に電極を形成する工程と、を備えたことを特徴とする半導体素子の製造方法。
  2. 基板上にＡｌＮ層をエピタキシャル成長する第１工程と、
    前記ＡｌＮ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、
    前記バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、
    前記抵抗層の上にチャネル層をエピタキシャル成長する工程と、
    前記チャネル層の上方に電子供給層をエピタキシャル成長する工程と、
    前記電子供給層の上方に電極を形成する工程と、を備え、
    前記第２工程で前記バッファ層に添加するＦｅの濃度は、前記第３工程で前記抵抗層に添加するＦｅの濃度より低いことを特徴とする半導体素子の製造方法。
  3. 前記第３工程で前記抵抗層に添加された前記Ｆｅの一部は、前記電極形成までに前記バッファ層へ熱拡散し、前記バッファ層と前記ＡｌＮ層の界面のＦｅ濃度を１×１０１７ｃｍ−３以上に高めることを特徴とする請求項１又は２に記載の半導体素子の製造方法。
  4. 前記抵抗層の厚さは２００ｎｍ〜４００ｎｍであり、
    前記第３工程では、前記抵抗層のＦｅの濃度が１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲となるように、Ｆｅを添加することを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
  5. 前記バッファ層の厚さは１５０ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
  6. 前記基板は単結晶ＳｉＣであることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の製造方法。
  7. 前記ＡｌＮ層は、裏面より表面の凹凸が大きいことを特徴とする請求項１〜６のいずれか１項に記載の半導体素子の製造方法。
  8. 基板上にＡｌＮ層をエピタキシャル成長する第１工程と、
    前記ＡｌＮ層の上に、Ｆｅを添加せずに、ｘが０より大きく１より小さいＡｌｘＧａ１−ｘＮをエピタキシャル成長してひずみ緩和層を形成する工程と、
    前記ひずみ緩和層の上に、ｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長してバッファ層を形成する第２工程と、
    前記バッファ層の上に、Ｆｅを添加しつつｘ＋ｙ＋ｚが１でありｙが０でないＡｌｘＧａｙＩｎｚＮをエピタキシャル成長して抵抗層を形成する第３工程と、
    前記抵抗層の上にチャネル層をエピタキシャル成長する工程と、
    前記チャネル層の上方に電子供給層をエピタキシャル成長する工程と、
    前記電子供給層の上方に電極を形成する工程と、を備え、
    前記ひずみ緩和層の格子定数は前記ＡｌＮ層の格子定数と前記バッファ層の格子定数の間の値であることを特徴とする半導体素子の製造方法。
  9. 前記第３工程で前記抵抗層に添加された前記Ｆｅの一部は、前記電極形成までに前記バッファ層及び前記ひずみ緩和層へ熱拡散し、前記ひずみ緩和層と前記ＡｌＮ層の界面でのＦｅ濃度を１×１０１７ｃｍ−３以上とすることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記ひずみ緩和層の厚さと前記バッファ層の厚さの合計を１５０ｎｍ以下としたことを特徴とする請求項８又は９に記載の半導体素子の製造方法。
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