JP2007200975A - 半導体装置とその製造法 - Google Patents

Abstract

【課題】ＨＦＥＴ構造のデバイス作製工程におけるトランジスタ特性の劣化を抑制可能な半導体装置を提供する。
【解決手段】あらかじめ定めた材質の基板１上に、ＧａＮ層２、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１）層３，４，５を順次エピタキシャル成長させ、さらに、Ａｌ_ｘＧａ_１−ｘＮ層５上に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）層６を形成する。さらに、好ましくは、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層６は、そのａ軸の格子定数が、Ａｌ_ｘＧａ_１−ｘＮ層３，４，５のａ軸の格子定数よりも大きくなる組成ｙ、ｚを用いる。また、Ａｌ_ｘＧａ_１−ｘＮ層３，４，５として、内部にｎ型のＡｌ_ｘＧａ_１−ｘＮ層４を有する構造としても良いし、あるいは、ＧａＮ層２とＡｌ_ｘＧａ_１−ｘＮ層３，４，５との間に、ＡｌＮ層を有する構造としても良い。
【選択図】図１

Description

本発明は、半導体装置とその製造法に関し、特に、ヘテロ構造の電界効果トランジスタとその製造法に関するものである。

窒化物半導体は、遠赤外線から紫外線の領域までのバンドギャップを有するため、このようなバンドギャップ領域における受光・発光素子用の材料としての応用が期待されている。また、原子結合力が強く、絶縁破壊電界が高く、飽和電子速度が大きいことから、耐高温・高出力・高周波トランジスタ等の電子デバイスの材料としても有望と考えられている。

特に、電子デバイスの用途においては、高周波・高出力用の電子デバイスとして、携帯電話基地局用の増幅器への適用を目指し、数百ｍＷ以上の高出力のヘテロ構造の電界効果トランジスタ（ＨＦＥＴ：Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＦＥＴと略記する場合がある）の開発が進められている。また、低周波応用例の一つとして、スイッチング素子への応用も検討されるなど、高出力素子としての応用が大いに期待されている。

ＨＦＥＴは、通常、ＭＯＣＶＤ（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法により作製されるが、前述のような分野の応用を可能にするためには、ＨＦＥＴチャネルのシート抵抗の低減が強く求められている。なぜなら、ＨＦＥＴチャネルのシート抵抗を低減することにより、利得の増大、トランジスタの大電流化、ソース電極、ドレイン電極のコンタクト抵抗の低減が可能となり、電子デバイスとしての高周波数特性、出力特性、電力効率を大きく改善することができるからである。このシート抵抗の低減のためには、２次元電子ガス（２ＤＥＧ：2 Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）濃度を増加させること、あるいは、電子移動度を増加させることが必要である。

２ＤＥＧは、ＡｌＧａＮ／ＧａＮ ＨＦＥＴ構造のＡｌＧａＮ障壁層への変調ドーピングのみならず、ＡｌＧａＮ障壁層とＧａＮ緩衝層との界面に発生する分極電界によっても誘起されるものであり、２ＤＥＧの濃度は、ＡｌＧａＮ障壁層のＡｌＮ組成と膜厚とにも大きく依存している。すなわち、ＡｌＮ組成と膜厚とを増加させることにより、２ＤＥＧの濃度が増加し、ＨＦＥＴ構造のシート抵抗を低減させることができる。

しかし、ＡｌＧａＮ障壁層の構造は、ＡｌＧａＮ／ＧａＮ ＨＦＥＴ構造のトランジスタ特性に大きく影響を与える。ＡｌＧａＮ障壁層の膜厚を厚くすると、相互コンダクタンス（ｇ_ｍ）が低下し、高周波数特性の改善が困難になる。また、ＡｌＧａＮ障壁層のＡｌＮ組成が高くなると、ＧａＮ緩衝層との格子不整合が増大する。大きな格子不整合は、高品質な結品成長を困難にする、あるいは、プロセス中またはデバイス動作中での結晶の劣化が生じやすくなる、などの問題を招く。また、Ｓｉの変調ドープ濃度の増加は、ＡｌＧａＮ障壁層（バリア層）の結晶性の劣化やゲートリーク等を招くので、Ｓｉ変調ドープ濃度の増加にも限界がある。

また、シート抵抗の低いＡｌＧａＮ／ＧａＮ ＨＦＥＴ構造を作製しても、窒素雰囲気中でのアニールによりシート抵抗が上昇してしまうという現象が報告されている（非特許文献１，２）。このようなシート抵抗の上昇の原因としては、熱処理時に、表面の窒素原子の脱離および表面酸化により、表面状態が変化し、チャネルのポテンシャル状態が変化することや、変調ドープ層のキャリアの活性化率が低下することが報告されている（非特許文献３，４）。アニールは、ＨＦＥＴ構造において、ソースおよびドレイン電極のオーミックコンタクトを形成する際に、必須のプロセスである。よって、従来のプロセス技術では、熱処理におけるシート抵抗の増加が避けられないのが現状である。
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前述したように、従来の技術により作製されたＨＦＥＴ構造においては、その構造を変更することにより、シート抵抗を低減することは、デバイス特性の劣化を招くために、制限がある。また、トランジスタ作製工程のオーミックコンタクト形成のための熱処理によって、ＨＦＥＴ構造のシート抵抗が増加するという現象が生じる。これらは、ＨＦＥＴの高周波特性・出力特性・電力効率の改善を妨げるものである。

本発明は、かかる課題に鑑みてなされたものであり、その目的は、デバイス作製中の特性劣化を抑制可能な電界効果トランジスタ用エピタキシャルウェハを用いた半導体装置とその製造法を提供することにある。

以上の課題を解決するため、本発明においては、従来のＨＦＥＴ用エピタキシャルウェハの上に、さらに、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（０≦ｙ≦１、０≦ｚ≦１）を堆積したＨＦＦＴ用エピタキシャルウェハを用いて半導体装置を作製するものである。

すなわち、本発明による半導体装置とその製造法は、次のような具体的な技術手段から構成されるものである。

第１の技術手段は、あらかじめ定めた材質の基板と、前記基板上に形成されたＧａＮ層を有し、前記ＧａＮ層上に、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）を有し、さらに、前記Ａｌ_ｘＧａ_１−ｘＮ層上に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を有する半導体装置とすることを特徴とする。

第２の技術手段は、前記第１の技術手段に記載の半導体装置において、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層は、そのａ軸の格子定数が、前記Ａｌ_ｘＧａ_１−ｘＮ層のａ軸の格子定数よりも大きくなる組成ｙ、ｚを有することを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載の半導体装置において、前記Ａｌ_ｘＧａ_１−ｘＮ層は、その内部において、ｎ型のＡｌ_ｘＧａ_１−ｘＮ層を有することを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の半導体装置において、前記基板の材料が、サファイア、シリコン・カーバイド、シリコンのいずれかであることを特徴とする。

第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の半導体装置において、前記ＧａＮ層と前記Ａｌ_ｘＧａ_１−ｘＮ層との間に、ＡｌＮ層を有することを特徴とする。

第６の技術手段は、あらかじめ定めた材質の基板上に、ＧａＮ層、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長する工程と、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上のあらかじめ定めた保護領域に保護膜を堆積した後に、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域以外の領域にソース電極とドレイン電極とをそれぞれ形成する工程と、前記保護膜を除去した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域内のあらかじめ定めた領域にゲート電極を形成する工程と、を有する半導体装置の製造法とすることを特徴とする。

第７の技術手段は、あらかじめ定めた材質の基板上に、ＧａＮ層、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長する工程と、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上のあらかじめ定めた保護領域に保護膜を堆積した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域以外の領域について、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層、さらに、前記Ａｌ_ｘＧａ_１−ｘＮ層の任意の厚さまでを、エッチングにより除去する工程と、前記保護領域以外の領域の前記Ａｌ_ｘＧａ_１−ｘＮ層上にソース電極とドレイン電極とをそれぞれ形成する工程と、前記保護膜を除去した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域内のあらかじめ定めた領域にゲート電極を形成する工程と、を有する半導体装置の製造法とすることを特徴とする。

本発明の半導体装置とその製造法によれば、従来のＨＦＥＴ用エピタキシャルウェハの上に、さらに、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（０≦ｙ≦１、０≦ｚ≦１）を堆積したＨＦＦＴ用エピタキシャルウェハを用いて作製しているので、ＨＦＥＴ用エピタキシャルウェハとして低抵抗のものを作製可能としていること、および、熱処理によるシート抵抗の増加を抑制可能としている。より具体的には、以下のごとき効果を奏することができる。

本発明は、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（０≦ｙ≦１、０≦ｚ≦１）を有するＨＦＥＴ用エピタキシャルウェハを用いているので、熱処理による表面の窒素の脱離が抑制されるため、それに伴い、熱処理によるシート抵抗の増加を抑制することができる。

さらには、高いＡｌＮ組成を用いたときにも、それに伴う大きな格子不整合によって生じるデバイス特性の劣化を抑制することができる。

特に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層のａ軸の格子定数が、Ａｌ_ｘＧａ_１−ｘＮ障壁層のａ軸の格子定数よりも大きくなる組成ｙ、ｚを有するようにすれば、より効果的に、ＨＦＥＴ用エピタキシャルウェハとして、低抵抗のものを作製することができ、かつ、熱処理によるシート抵抗の増加を抑制することができる。

したがって、かくのごときＨＦＥＴ用エピタキシャルウェハを用いて、電界効果トランジスタなどの半導体装置を作製することにより、ソース・ドレイン電極の上昇やゲートリークなどの他のデバイス特性の劣化を招くことなく、シート抵抗の低減、利得の増大、トランジスタの大電流化、ソース・ドレイン電極の接触抵抗の低減が可能となり、デバイスの高周波特性、出力特性、電力効率が大きく改善されるという効果が得られる。

以下に、本発明に係る半導体装置とその製造法の最良の実施形態の一例について、高周波スイッチ回路を例に採って、図面を参照しながら詳細に説明する。

図１は、本発明の半導体装置に用いられるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（０≦ｙ≦１、０≦ｚ≦１）を有するＨＦＥＴ用エピタキシャルウェハの一例を示す模式図である。

図１に示すＨＦＥＴ用エピタキシャルウェハ１００において、１はあらかじめ定めた材質の基板、２はＧａＮ層すなわちＧａＮ緩衝層、３は第一のＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１）層すなわちアンドープＡｌ_ｘＧａ_１−ｘＮ障壁層、４は第二のＡｌ_ｘＧａ_１−ｘＮ層すなわちＳｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層、５は第三のＡｌ_ｘＧａ_１−ｘＮ層すなわちアンドープＡｌ_ｘＧａ_１−ｘＮ障壁層、６はＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）層すなわちＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を示す。なお、図１の場合は、ＡｌＮ組成の一例として、ｘ＝０．２５、ｙ＝０．８２、ｚ＝０の値を用いている。

なお、基板１とＧａＮ緩衝層２との界面には、核形成層を有する場合があるが、かかる核形成層の有無についてはいずれでも良く、本発明の効果にはなんら影響はなかった。また、基板１の材料として、サファイア基板、シリコン・カーバイド（ＳｉＣ）基板、シリコン（Ｓｉ）基板をそれぞれ用いたが、これらの基板の違いも、本発明の効果にはなんら影響はなかった。

また、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５（図１の場合は、ＡｌＮ組成ｘ＝０．２５）として、Ｓｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層４のようなｎ型にドープされた層を含まないＨＦＥＴ構造とした場合についても、本発明の効果にはなんら影響はなかった。

また、図１のような組成ｚ＝０の場合のＡｌ_ｙＩｎ_１−ｙＮ表面保護層の代わりに、さらにＧａを含むＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（０≦ｙ≦１、０＜ｚ≦１）を形成した場合においても、本発明の効果にはなんら影響はなかった。なお、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６は、ＧａＮ緩衝層２と格子整合している。

Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５（図１の場合は、ＡｌＮ組成ｘ＝０．２５）の膜厚は、合わせて１５ｎｍであり、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５それぞれの膜厚を変えても、本発明の効果にはなんら影響はなかった。一方、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６（図１の場合は、ＡｌＮ組成ｙ＝０．８２、ｚ＝０すなわちＡｌ_０．８２Ｉｎ_０．１８Ｎ層）の膜厚は１ｎｍである。

このような構造のＨＦＥＴ用エピタキシャルウェハ１００の場合、電子移動度は１４００ｃｍ^２／Ｖｓ、２次元電子（２ＤＥＧ）濃度は８×１０^１２ｃｍ^−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．であった。

図２に、本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハ１００におけるシート抵抗の変化の熱処理温度依存性を示す。図２の横軸は熱処理温度（℃）を、また、縦軸はシート抵抗（Ω／ｓｑ．）を示し、図１のＨＦＥＴ用エピタキシャルウェハ１００におけるシート抵抗の変化を▲印のマークを有するグラフとして示している。なお、比較のため、従来のＨＦＥＴ用エピタキシャルウェハ、すなわち、Ａｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６のみを有さず、それ以外の構造は、図１の場合と全く同一のＨＦＥＴ用エピタキシャルウェハの温度依存性を●印のマークを有するグラフとして示している。

ここで、従来のＨＦＥＴ用エピタキシャルウェハ構造の場合においても、熱処理前に測定した特性としては、電子移動度は１４００ｃｍ^２／Ｖｓ、２次元電子ガス濃度は８×１０^１２ｃｍ^−２であり、シート抵抗はおよそ５６０Ω／ｓｑ．と、本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハ１００の構造の場合と全く同一の電気的特性を有していた。

次に、６００℃，７００℃，８００℃の各熱処理温度において、継続時間として、１０分の間、それぞれ熱処理を行った。

熱処理した場合、図２の●印のマークに示すように、従来のＨＦＥＴ用エピタキシャルウェハ構造においては、熱処理温度の上昇に伴い、シート抵抗は急激に上昇した。８００℃においては、シート抵抗は８９０Ω／ｓｑ．と、熱処理前に比べ、１．６倍にも増加している。

それに対して、本発明の半導体装置に一例として用いられる図１のＨＦＥＴ用エピタキシャルウェハ１００の構造の場合、Ａｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６を有する構造として、熱処理による表面の窒素の脱離を抑制しているので、図２の▲印のマークに示すように、熱処理温度の上昇に伴い、シート抵抗は若干上昇するものの、シート抵抗の変化は小さく抑制されていた。８００℃においても、シート抵抗は５８０Ω／ｓｑ．と、熱処理前に比べて、僅かに増加しているに過ぎない。

以上のように、本発明の半導体装置に一例として用いられる図１のようなＡｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６を有するＨＦＥＴ用エピタキシャルウェハ構造を採用することにより、熱処理による表面の窒素の脱離が抑制されるため、熱処理によるシート抵抗の増加を小さい範囲に抑制することができる。

次に、本発明の半導体装置に一例として用いられる図１のＨＦＥＴ用エピタキシャルウェハ１００の熱処理におけるシート抵抗の上昇率を、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５のＡｌＮ組成ｘに対する依存性の観点から説明する。図３に、本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハ１００の熱処理におけるシート抵抗の上昇率に関するＡｌ_ｘＧａ_１−ｘＮ障壁層のＡｌＮ組成の依存性を示す。

図３の横軸はＡｌ_ｘＧａ_１−ｘＮ障壁層３，４，５のＡｌＮ組成ｘを、また、縦軸はシート抵抗（Ω／ｓｑ．）を示し、図１のＨＦＥＴ用エピタキシャルウェハ１００におけるシート抵抗の変化を▲印のマークを有するグラフとして示している。なお、比較のため、従来のＨＦＥＴ用エピタキシャルウェハ、すなわち、Ａｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６のみを有さず、それ以外の構造は、図１の場合と全く同一のＨＦＥＴ用エピタキシャルウェハの温度依存性を●印のマークを有するグラフとして示している。

なお、図３において用いたＡｌ_ｘＧａ_１−ｘＮ障壁層３，４，５の合計膜厚は、全てのＡｌＮ組成ｘにおいて、１５ｎｍである。一方、Ａｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６の膜厚は１ｎｍである。

図３の●印のマークに示すように、従来のＨＦＥＴ用エピタキシャルウェハ構造においては、ＡｌＮ組成ｘが０．０から０．３までは、ＡｌＮ組成ｘの増加に伴い、シート抵抗は低減していく。これは、分極効果の増加に伴って、誘起される２ＤＥＧ濃度が増加するためである。しかし、ＡｌＮ組成ｘが０．３を超えると、ＡｌＮ組成ｘの増加に伴い、シート抵抗は急激に増加していく。これは、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５とＧａＮ緩衝層２との格子不整合の増加に伴い、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５が格子緩和することによって、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５の結晶性が劣化し、２ＤＥＧ濃度と電子移動度とが低下するためである。

一方、本発明の半導体装置に一例として用いられる図１のＨＦＥＴ用エピタキシャルウェハ１００構造においては、ＡｌＮ組成ｘが０．０から０．３までは、従来構造の場合と同様に、ＡｌＮ組成ｘの増加に伴い、シート抵抗は低減していくが、さらに、０．３を超えても、従来構造の場合とは異なり、ＡｌＮ組成ｘが０．４になるまで、シート抵抗は引き続き低減していく。すなわち、シート抵抗が増加し始めるＡｌＮ組成ｘは、０．４からであり、従来構造に比べ高い組成となっている。これは、ＧａＮ緩衝層２と格子整合したＡｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６が最上層にあるために、格子緩和する臨界組成が、従来構造に比べ、増加したためと考えられる。

以上のように、本発明の半導体装置に一例として用いられる図１のようなＡｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層６を有するＨＦＥＴ用エピタキシャルウェハ構造を採用することにより、ＡｌＮ組成ｘの増加に伴うＡｌ_ｘＧａ_１−ｘＮ障壁層３，４，５（０＜ｘ＜１）の格子緩和による特性の劣化を抑制することができるという効果を有することが分かった。

次に、本発明の半導体装置に一例として用いられる図１のＨＦＥＴ用エピタキシャルウェハ１００の熱処理におけるシート抵抗の上昇率を、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６のＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層３，４，５との格子不整合に対する依存性の観点から説明する。この実施例では、熱処理は、８００℃の温度で、１０分の間、行っている。図４に、本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハ１００の熱処理におけるシート抵抗の上昇率に関するＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６のＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層３，４，５との格子不整合の依存性を示す。図４の横軸はＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６（ただし、図１のように、組成ｚ＝０としてＧａを含まないＡｌ_ｙＩｎ_１−ｙＮ表面保護層の場合を示している）のＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層３，４，５との格子不整合の割合（％）を、また、縦軸はシート抵抗（Ω／ｓｑ．）の上昇率を示している。

Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６とＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層３，４，５とが格子不整合になって、Ａｌ_ｙＩｎ_１−ｙＮ表面保護層のａ軸の格子定数が、Ａｌ_０．２５Ｇａ_０．７５Ｎ障壁層のそれよりも大きいときには、すなわち、Ａｌ_ｙＩｎ_１−ｙＮ表面保護層の原子結合力が、Ａｌ_０．２５Ｇａ_０．７５Ｎ障壁層のそれよりも大きいときには、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層の表面の窒素の脱離が抑制されて、シート抵抗上昇率は、およそ１．０４と僅かに上昇したのみであった。

それに対して、Ａｌ_ｙＩｎ_１−ｙＮ表面保護層のａ軸の格子定数が、Ａｌ_０．２５Ｇａ_０．７５Ｎ障壁層のそれより小さいときには、その格子不整合の上昇に伴い、シー卜抵抗上昇率はかなり増加していくことが分かった。ただし、その上昇率は、格子不整合０．６％においても約１．３５と、表面保護層を有していない従来の携造の上昇率１．５３に比べ抑制されていた。

なお、他のＡｌＮ組成を有するＡｌＧａＮ障壁層においても、同様の結果が得られている。

以上のように、本発明における、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６（０≦ｙ≦１、０≦ｚ≦１）を有するＨＦＥＴ用エピタキシャルウェハ１００では、表面保護層のａ軸の格子定数が、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５のａ軸の格子定数よりも大きいときには、より熱処理によるシート抵抗の上昇を抑制できることが分かった。

すなわち、図４に示すように、ある領域の組成のＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）では、ａ軸の格子定数が大きく、その原子結合力が、Ａｌ_ｘＧａ_１−ｘＮやＧａＮよりも強く、かつ、格子不整合を、ＨＦＥＴ構造の障壁層に用いられるＡｌ_ｘＧａ_１−ｘＮ層よりも小さくすることができる。したがって、最表面の熱処理による窒素の脱離は、従来のＨＦＥＴ構造のようなＡｌ_ｘＧａ_１−ｘＮ層やＧａＮ層の表面に比べて、抑制され、かつ、ＨＦＥＴ構造のＧａＮ緩衝層とＡｌＧａＮ障壁層との格子不整合が招くデバイス特性の劣化を抑制することができることが分かった。

次に、本発明の半導体装置に用いられるＨＦＥＴエピタキシャルウェハ構造の図１とは異なる例を、図５を用いて説明する。図５は、本発明の半導体装置に用いられるＨＦＥＴエピタキシャルウェハ構造の図１とは異なる例として、ＧａＮ緩衝層とＡｌＧａＮ障壁層との間に、ＡｌＮ層すなわちＡｌＮ中間層を有するＨＦＥＴエピタキシャルウェハ構造である。図５に示すように、本実施例のＨＦＥＴエピタキシャルウェハ構造としては、ＡｌＮ中間層７が、ＧａＮ緩衝層２とアンドープＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層３との間に形成されている。

図５のような構造のＨＦＥＴエピタキシャルウェハ２００の場合、電子移動度は１８００ｃｍ^２／Ｖｓ、２次元電子（２ＤＥＧ）濃度は８×１０^１２ｃｍ^−２であり、シート抵抗はおよそ４３４Ω／ｓｑ．であった。

また、ＡｌＮ中間層７を有するＨＦＥＴエピタキシャルウェハ２００の場合においても、シート抵抗変化の熱処理温度依存性、ＡｌＧａＮ障壁層のＡｌＮ組成依存性、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層のＡｌ_ｘＧａ_１−ｘＮ障壁層との格子不整合依存性は、図１にて説明したＡｌＮ中間層７がない場合と同様の傾向を示した。

次に、本発明の半導体装置の製造法について、ヘテロ構造電界効果トランジスタＨＦＥＴを作製する場合を例に採って説明する。まず、図１に示すようなＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴエピタキシャルウェハ１００を作製し、さらに、該ＨＦＥＴ用エピタキシャルウェハ１００を用いたヘテロ構造電界効果トランジスタＨＦＥＴを作製する製造法に関する第一の実施例について、図６、図７、図８の工程図を用いて説明する。

図６、図７、図８は、それぞれ、本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第１の作製行程、第２の作製行程、第３の作製行程でそれぞれ作製されたＨＦＥＴ構造の一例となる模式図を示し、図６の作製工程から順次図８までの作製工程を経ることにより、図８において、最終的にＨＦＥＴの作製が完了する手順を示している。以下、図６から図８へ順を追って、本発明のＨＦＥＴ作製工程の一例について説明する。

図６に示す第１の作製工程では、基板１上に、ＧａＮ緩衝層２、アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層３（０＜ｘ＜１）、Ｓｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層４、アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層５、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長させたＨＦＥＴ用エピタキシャルウェハ１００を形成した後、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６上のあらかじめ定めた保護領域に保護膜８を堆積し、ＨＦＥＴの中間作製物である中間ＨＦＥＴ１０１を作製する。

次に、図７に示す第２の作製工程では、図６の第１の作製工程で作製した中間ＨＦＥＴ１０１において保護膜８によって保護されていない前記保護領域以外の残りの領域のＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６上に、オーミックコンタクトするソース電極９およびドレイン電極１０をそれぞれ堆積し、中間ＨＦＥＴ１０２を作製する。

最後の図８に示す第３の作製工程では、図７の第２の作製工程で作製した中間ＨＦＥＴ１０２から保護膜８を除去した後に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６上の保護膜８を除去した領域すなわち前記保護領域内のあらかじめ定めたゲート電極領域にショットキーのゲート電極１１を堆積し、最終的なヘテロ構造電界効果トランジスタＨＦＥＴ１０３を作製する。

以上のような第一の実施例の製造法によって、図１に示すＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６を有するＨＦＥＴエピタキシャルウェハ１００を用いたヘテロ構造電界効果トランジスタ１０３を作製することができる。

次に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いた図８に示すヘテロ構造電界効果トランジスタＨＦＥＴ１０３とは異なるヘテロ構造を有するヘテロ構造電界効果トランジスタＨＦＥＴを作製する製造法に関する第二の実施例について、図６、図９、図１０、図１１の工程図を用いて説明する。

図６は、前述した第１の作製工程と同様の作製工程である。図９、図１０、図１１は、図６の第１の作製工程に順次引き続く作製工程を示しており、それぞれ、本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第２Ａの作製行程、第３Ａの作製行程、第４Ａの作製行程でそれぞれ作製されたＨＦＥＴ構造の一例となる模式図を示し、図６から順次図９、図１０、図１１までの作製工程を経ることにより、図１１において、最終的に、図８とは異なるヘテロ構造のＨＦＥＴの作製が完了する手順を示している。以下、図６から図９、図１０、図１１へ順を追って、本発明のＨＦＥＴ作製工程の第二の実施例について説明する。

図６に示す第１の作製工程では、前述したように、基板１上に、ＧａＮ緩衝層２、アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層３（０＜ｘ＜１）、Ｓｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層４、アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層５、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長させたＨＦＥＴ用エピタキシャルウェハ１００を形成した後、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６上のあらかじめ定めた保護領域に保護膜８を堆積し、ＨＦＥＴの中間作製物である中間ＨＦＥＴ１０１を作製する。

次に、図９に示す第２Ａの作製工程では、図６の中間ＨＦＥＴ１０１において保護膜８で保護されていない前記保護領域以外の残りの領域について、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６、さらには、Ａｌ_ｘＧａ_１−ｘＮ障壁層３，４，５を任意の厚さまでエッチングにより除去し、中間ＨＦＥＴ１０２Ａを作製する。なお、本実施例では、アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層５を完全に除去して、Ｓｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層４を露出させた例を示している。

次に、図１０に示す第３Ａの作製工程では、図９の第２Ａの作製工程で作製した中間ＨＦＥＴ１０２ＡにおいてＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６およびアンドープＡｌ_ｘＧａ_１−ｘＮ障壁層５をエッチングにより除去した領域すなわち前記保護領域以外の残りの領域のＳｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層４上に、オーミックコンタクトするソース電極９およびドレイン電極１０をそれぞれ堆積し、中間ＨＦＥＴ１０３Ａを作製する。

最後の図１１に示す第４Ａの作製工程では、図１０の第３Ａの作製工程で作製した中間ＨＦＥＴ１０３Ａから保護膜８を除去した後に、保護膜８を除去した領域のＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６上の保護膜８を除去した領域すなわち前記保護領域内のあらかじめ定めたゲート電極領域にショットキーのゲート電極１１を堆積し、最終的なヘテロ構造電界効果トランジスタＨＦＥＴ１０４Ａを作製する。

以上のような第二の実施例の製造法によって、図１に示すＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層６を有するＨＦＥＴエピタキシャルウェハ１００を用いて、図８とは異なるヘテロ構造からなるヘテロ構造電界効果トランジスタ１０４Ａを作製することができる。

本発明の半導体装置に用いられるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハの一例を示す模式図である。 本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハにおけるシート抵抗の変化の熱処理温度依存性を示すグラフである。 本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌ_ｘＧａ_１−ｘＮ障壁層のＡｌＮ組成の依存性を示すグラフである。 本発明の半導体装置に一例として用いられる図１に示すＨＦＥＴ用エピタキシャルウェハの熱処理におけるシート抵抗の上昇率に関するＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層のＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層との格子不整合の依存性を示すグラフである。 本発明の半導体装置に用いられるＨＦＥＴエピタキシャルウェハ構造の図１とは異なる例として、ＧａＮ緩衝層とＡｌＧａＮ障壁層との間に、ＡｌＮ中間層を有するＨＦＥＴエピタキシャルウェハ構造である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第１の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第２の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第３の作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第２Ａの作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第３Ａの作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。 本発明によるＡｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層を有するＨＦＥＴ用エピタキシャルウェハを用いたＨＦＥＴの第４Ａの作製行程で作製されたＨＦＥＴ構造の一例を示す模式図である。

符号の説明

１…基板、２…ＧａＮ緩衝層、３…アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層（アンドープＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層）、４…Ｓｉドープｎ型Ａｌ_ｘＧａ_１−ｘＮ障壁層（Ｓｉドープｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ障壁層）、５…アンドープＡｌ_ｘＧａ_１−ｘＮ障壁層（アンドープＡｌ_０．２５Ｇａ_０．７５Ｎ障壁層）、６…Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ表面保護層（Ａｌ_０．８２Ｉｎ_０．１８Ｎ表面保護層）、７…ＡｌＮ中問層、８…保護膜、９…ソース電極、１０…ドレイン電極、１１…ゲート電極、１００・・・ＨＦＥＴ用エピタキシャルウェハ、１０１，１０２，１０２Ａ，１０３Ａ…中間ＨＦＥＴ、１０３，１０４Ａ…ヘテロ構造電界効果トランジスタＨＦＥＴ、２００…ＨＦＥＴエピタキシャルウェハ。

Claims (7)

1. あらかじめ定めた材質の基板と、前記基板上に形成されたＧａＮ層を有し、前記ＧａＮ層上に、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）を有し、さらに、前記Ａｌ_ｘＧａ_１−ｘＮ層上に、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を有することを特徴とする半導体装置。
2. 前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層は、そのａ軸の格子定数が、前記Ａｌ_ｘＧａ_１−ｘＮ層のａ軸の格子定数よりも大きくなる組成ｙ、ｚを有することを特徴とする請求項１に記載の半導体装置。
3. 前記Ａｌ_ｘＧａ_１−ｘＮ層は、その内部において、ｎ型のＡｌ_ｘＧａ_１−ｘＮ層を有することを特徴とする請求項１または２に記載の半導体装置。
4. 前記基板の材料が、サファイア、シリコン・カーバイド、シリコンのいずれかであることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 前記ＧａＮ層と前記Ａｌ_ｘＧａ_１−ｘＮ層との間に、ＡｌＮ層を有することを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
6. あらかじめ定めた材質の基板上に、ＧａＮ層、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長する工程と、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上のあらかじめ定めた保護領域に保護膜を堆積した後に、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域以外の領域にソース電極とドレイン電極とをそれぞれ形成する工程と、前記保護膜を除去した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域内のあらかじめ定めた領域にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造法。
7. あらかじめ定めた材質の基板上に、ＧａＮ層、Ａｌ_ｘＧａ_１−ｘＮ層（０＜ｘ＜１）、Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層（０≦ｙ≦１、０≦ｚ≦１）を、順次エピタキシャル成長する工程と、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上のあらかじめ定めた保護領域に保護膜を堆積した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域以外の領域について、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層、さらに、前記Ａｌ_ｘＧａ_１−ｘＮ層の任意の厚さまでを、エッチングにより除去する工程と、前記保護領域以外の領域の前記Ａｌ_ｘＧａ_１−ｘＮ層上にソース電極とドレイン電極とをそれぞれ形成する工程と、前記保護膜を除去した後、前記Ａｌ_ｙＧａ_ｚＩｎ_{１−ｙ−ｚ}Ｎ層上の前記保護領域内のあらかじめ定めた領域にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造法。

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