JP2003224140A - 窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ - Google Patents
窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタInfo
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- JP2003224140A JP2003224140A JP2002021093A JP2002021093A JP2003224140A JP 2003224140 A JP2003224140 A JP 2003224140A JP 2002021093 A JP2002021093 A JP 2002021093A JP 2002021093 A JP2002021093 A JP 2002021093A JP 2003224140 A JP2003224140 A JP 2003224140A
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Abstract
(57)【要約】
【課題】サファイア基板上への一回の成長で欠陥が少な
くゲート−ドレイン耐圧の高いＧａＮ系電界効果トラン
ジスタ用エピタキシャルウェハを得ること。 【解決手段】サファイア基板６上にＩｎＧａＮ低温堆積
層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮ
バッファ層４を介して、ＧａＮ系電界効果トランジスタ
構造１〜３を設ける。ＩｎxＧａ1-xＮ低温堆積層のＩｎ
組成ｘは０＜ｘ＜０．４にする。
くゲート−ドレイン耐圧の高いＧａＮ系電界効果トラン
ジスタ用エピタキシャルウェハを得ること。 【解決手段】サファイア基板６上にＩｎＧａＮ低温堆積
層５を設け、そのＩｎＧａＮ低温堆積層５上に、ＧａＮ
バッファ層４を介して、ＧａＮ系電界効果トランジスタ
構造１〜３を設ける。ＩｎxＧａ1-xＮ低温堆積層のＩｎ
組成ｘは０＜ｘ＜０．４にする。
Description
【０００１】
【発明の属する技術分野】本発明は、窒化ガリウム系化
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタに関するものであ
る。
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタに関するものであ
る。
【０００２】
【従来の技術】従来、窒化ガリウム（ＧａＮ）の成長
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により、行われる。ＧａＮ系化合物半導
体を用いた電界効果型トランジスタの成長も同様の方法
により、成長が行われる。その形成法の詳細を以下に示
す。
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により、行われる。ＧａＮ系化合物半導
体を用いた電界効果型トランジスタの成長も同様の方法
により、成長が行われる。その形成法の詳細を以下に示
す。
【０００３】無処理、または何らかの溶液処理を施され
たサファイア（またはＳｉＣ）基板を成長炉の中に、導
入する。最初に、この基板の上に数十ｎｍ程度のＧａ
Ｎ、ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついで
ＧａＮの厚いバッファ層を成長し、さらにその上に電界
効果トランジスタ（ＦＥＴ）構造を形成していく。
たサファイア（またはＳｉＣ）基板を成長炉の中に、導
入する。最初に、この基板の上に数十ｎｍ程度のＧａ
Ｎ、ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついで
ＧａＮの厚いバッファ層を成長し、さらにその上に電界
効果トランジスタ（ＦＥＴ）構造を形成していく。
【０００４】
【発明が解決しようとする課題】従来からあるＧａＮエ
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ために、サファイア基板やＳｉＣ基板等に作製されてき
た。そのため成長が難しく、結晶中には高い密度の欠陥
が存在していることは良く知られている。この結晶欠陥
が電界効果トランジスタのゲート−ドレイン間耐圧を低
下させる要因となっている。
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ために、サファイア基板やＳｉＣ基板等に作製されてき
た。そのため成長が難しく、結晶中には高い密度の欠陥
が存在していることは良く知られている。この結晶欠陥
が電界効果トランジスタのゲート−ドレイン間耐圧を低
下させる要因となっている。
【０００５】この課題を解決する方法として、選択成長
を用いた欠陥低減が図られるなどの方策が採られてい
る。
を用いた欠陥低減が図られるなどの方策が採られてい
る。
【０００６】しかしながら、そのような方法は一度サフ
ァイア基板上に成長されたＧａＮを用い、その材料を加
工し、さらにＧａＮ層を成長することから、工程数が多
く、生産性に乏しい。
ァイア基板上に成長されたＧａＮを用い、その材料を加
工し、さらにＧａＮ層を成長することから、工程数が多
く、生産性に乏しい。
【０００７】そこで、本発明の目的は、上記課題を解決
し、サファイア基板上への一回の成長で欠陥が少なくゲ
ート−ドレイン耐圧の高いＧａＮ系電界効果トランジス
タ構造を形成することを可能にしたエピタキシャル構造
を提供することにある。
し、サファイア基板上への一回の成長で欠陥が少なくゲ
ート−ドレイン耐圧の高いＧａＮ系電界効果トランジス
タ構造を形成することを可能にしたエピタキシャル構造
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
め、本発明は、次のように構成したものである。
【０００９】請求項１の発明に係る窒化ガリウム系化合
物半導体を用いた電界効果トランジスタ用エピタキシャ
ルウェハは、窒化ガリウム（ＧａＮ）を含む窒化物混晶
をチャネル層とする窒化ガリウム系化合物半導体を用い
た電界効果トランジスタ用エピタキシャルウェハにおい
て、サファイア基板上にＩｎＧａＮ低温堆積層を介し窒
化ガリウム系電界効果トランジスタ構造を成長したこと
を特徴とする。
物半導体を用いた電界効果トランジスタ用エピタキシャ
ルウェハは、窒化ガリウム（ＧａＮ）を含む窒化物混晶
をチャネル層とする窒化ガリウム系化合物半導体を用い
た電界効果トランジスタ用エピタキシャルウェハにおい
て、サファイア基板上にＩｎＧａＮ低温堆積層を介し窒
化ガリウム系電界効果トランジスタ構造を成長したこと
を特徴とする。
【００１０】請求項２の発明に係る窒化ガリウム系化合
物半導体を用いた電界効果トランジスタ用エピタキシャ
ルウェハは、サファイア基板上に、ＩｎＧａＮ低温堆積
層を設け、この上に、ＧａＮバッファ層を成長し、この
ＧａＮバッファ層上に、窒化物混晶をチャネル層とする
窒化ガリウム系電界効果トランジスタ構造を設けたこと
を特徴とする。
物半導体を用いた電界効果トランジスタ用エピタキシャ
ルウェハは、サファイア基板上に、ＩｎＧａＮ低温堆積
層を設け、この上に、ＧａＮバッファ層を成長し、この
ＧａＮバッファ層上に、窒化物混晶をチャネル層とする
窒化ガリウム系電界効果トランジスタ構造を設けたこと
を特徴とする。
【００１１】請求項３の発明は、請求項１又は２記載の
エピタキシャルウェハにおいて、上記窒化ガリウム系電
界効果トランジスタ構造がｕｎ−ＡｌＧａＮ／Ｓｉドー
プＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層構造から成るこ
とを特徴とする。
エピタキシャルウェハにおいて、上記窒化ガリウム系電
界効果トランジスタ構造がｕｎ−ＡｌＧａＮ／Ｓｉドー
プＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層構造から成るこ
とを特徴とする。
【００１２】請求項４の発明は、請求項１〜３のいずれ
かに記載のエピタキシャルウェハにおいて、上記ＩｎＧ
ａＮ低温堆積層が、ＩｎxＧａ1-xＮ（Ｉｎ組成ｘが０＜
ｘ＜０．４）から成ることを特徴とする。
かに記載のエピタキシャルウェハにおいて、上記ＩｎＧ
ａＮ低温堆積層が、ＩｎxＧａ1-xＮ（Ｉｎ組成ｘが０＜
ｘ＜０．４）から成ることを特徴とする。
【００１３】請求項５の発明は、請求項１〜４のいずれ
かに記載のエピタキシャルウェハにおいて、ＩｎＧａＮ
低温堆積層の成長温度が３５０℃〜６００℃で成長され
ていることを特徴とする。
かに記載のエピタキシャルウェハにおいて、ＩｎＧａＮ
低温堆積層の成長温度が３５０℃〜６００℃で成長され
ていることを特徴とする。
【００１４】請求項６の発明に係る電界効果トランジス
タは、請求項１〜５のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
タは、請求項１〜５のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
【００１５】＜作用＞本発明は、サファイア基板上にＩ
ｎＧａＮ低温堆積層を設け、そのＩｎＧａＮ低温堆積層
上に、ＧａＮバッファ層を介して、ＧａＮ系電界効果ト
ランジスタ構造を設けたものであり、サファイア基板上
への一回の成長でＧａＮ系電界効果トランジスタ構造を
形成できるため、従来に較べ工程数が少なく、生産性が
よい。
ｎＧａＮ低温堆積層を設け、そのＩｎＧａＮ低温堆積層
上に、ＧａＮバッファ層を介して、ＧａＮ系電界効果ト
ランジスタ構造を設けたものであり、サファイア基板上
への一回の成長でＧａＮ系電界効果トランジスタ構造を
形成できるため、従来に較べ工程数が少なく、生産性が
よい。
【００１６】また、ＩｎＧａＮ低温堆積層を用いること
により、結晶欠陥が低減され、ゲート−ドレイン耐圧が
高まり、デバイス特性の向上が期待される。
により、結晶欠陥が低減され、ゲート−ドレイン耐圧が
高まり、デバイス特性の向上が期待される。
【００１７】そのＩｎＧａＮ低温堆積層のＩｎ組成に依
存して図１に示すようなゲート−ドレイン耐圧の変化が
見られる。ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成ｘが０
＜ｘ＜０．４である場合に、ＧａＮ中の結晶欠陥の低減
が図られ、高いゲート−ドレイン耐圧が得られる。
存して図１に示すようなゲート−ドレイン耐圧の変化が
見られる。ＩｎxＧａ1-xＮ低温堆積層のＩｎ組成ｘが０
＜ｘ＜０．４である場合に、ＧａＮ中の結晶欠陥の低減
が図られ、高いゲート−ドレイン耐圧が得られる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態について
実施例を中心に説明する。 ［実施例１］試料の作製はＭＯＶＰＥ法により行った。
基板としてｃ面研磨サファイア基板６を用意し、Ｇａ原
料としてトリメチルガリウム（ＴＭＧ）、Ａｌ原料とし
てトリメチルアルミニウム（ＴＭＡ）、Ｉｎ原料として
トリメチルインジウム、Ｎ原料としてアンモニア（ＮＨ
3）、Ｓｉ原料としてモノシラン（ＳｉＨ4）を用いた。
実施例を中心に説明する。 ［実施例１］試料の作製はＭＯＶＰＥ法により行った。
基板としてｃ面研磨サファイア基板６を用意し、Ｇａ原
料としてトリメチルガリウム（ＴＭＧ）、Ａｌ原料とし
てトリメチルアルミニウム（ＴＭＡ）、Ｉｎ原料として
トリメチルインジウム、Ｎ原料としてアンモニア（ＮＨ
3）、Ｓｉ原料としてモノシラン（ＳｉＨ4）を用いた。
【００１９】作製した参照サンブルは図２に示した通り
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、４５０℃の基板温度でＩｎＧａＮ
低温堆積層５を成長し、ついで１０２０℃にてアンドー
プＧａＮ（ｕｎ−ＧａＮ）バッファ層４を成長する。そ
して、ｕｎ−ＡｌＧａＮ３／ＳｉドープＡｌＧａＮ２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、４５０℃の基板温度でＩｎＧａＮ
低温堆積層５を成長し、ついで１０２０℃にてアンドー
プＧａＮ（ｕｎ−ＧａＮ）バッファ層４を成長する。そ
して、ｕｎ−ＡｌＧａＮ３／ＳｉドープＡｌＧａＮ２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
【００２０】それぞれの層の膜厚は図２に示した通りで
ある。すなわち、サファイア基板６（厚さ３００μｍ）
上に、ＩｎＧａＮ低温堆積層５（厚さ２５ｎｍ）、ｕｎ
−ＧａＮバッファ層４（厚さ２０００ｎｍ）、ｕｎ−Ａ
ｌＧａＮ層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚
さ２５ｎｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を
順次成長し積層した構成となっている。
ある。すなわち、サファイア基板６（厚さ３００μｍ）
上に、ＩｎＧａＮ低温堆積層５（厚さ２５ｎｍ）、ｕｎ
−ＧａＮバッファ層４（厚さ２０００ｎｍ）、ｕｎ−Ａ
ｌＧａＮ層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚
さ２５ｎｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を
順次成長し積層した構成となっている。
【００２１】この参照サンプルをＨａｌｌ測定により室
温において評価したところ、電子移動度で１３００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
温において評価したところ、電子移動度で１３００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
【００２２】本発明に基づくエピタキシャル構造では、
低温堆積層５にＩｎＧａＮを採用している。我々はＩｎ
ＧａＮのＩｎ組成（ｘ）の違いでゲート−ドレイン耐圧
が変化することを確認した。それが図１である。
低温堆積層５にＩｎＧａＮを採用している。我々はＩｎ
ＧａＮのＩｎ組成（ｘ）の違いでゲート−ドレイン耐圧
が変化することを確認した。それが図１である。
【００２３】Ｉｎ組成が０〜０．２の場合、Ｉｎ組成の
増加とともに耐圧が高くなっていることがわかる。それ
以上では一転して耐圧が低くなっていき、Ｉｎ組成が
０．４以上のところではＧａＮ低温堆積層を用いた場合
よりも耐圧が低くなっている。これはＩｎ組成の増加に
伴い、０＜Ｉｎ組成＜０．４ではＧａＮ中の結晶欠陥の
低減が図られるのだが、逆にそれ以上のＩｎ組成ではＧ
ａＮ中の結晶欠陥が増加し始めるためである。これはＩ
ｎ組成の増大に伴い欠陥の生成機構が変わり、ＩｎＧａ
Ｎ低温堆積層の効果が低下し、最終的には無くなってし
まったためと思われる。
増加とともに耐圧が高くなっていることがわかる。それ
以上では一転して耐圧が低くなっていき、Ｉｎ組成が
０．４以上のところではＧａＮ低温堆積層を用いた場合
よりも耐圧が低くなっている。これはＩｎ組成の増加に
伴い、０＜Ｉｎ組成＜０．４ではＧａＮ中の結晶欠陥の
低減が図られるのだが、逆にそれ以上のＩｎ組成ではＧ
ａＮ中の結晶欠陥が増加し始めるためである。これはＩ
ｎ組成の増大に伴い欠陥の生成機構が変わり、ＩｎＧａ
Ｎ低温堆積層の効果が低下し、最終的には無くなってし
まったためと思われる。
【００２４】本発明の実施形態１は、このＩｎＧａＮの
Ｉｎ組成（ｘ）を、高いゲート−ドレイン耐圧が得られ
る０＜Ｉｎ組成＜０．４の範囲としたものである。この
うち０．０５≦Ｉｎ組成≦０．３の範囲では、ゲート−
ドレイン耐圧が６０Ｖ以上となるため、特に好ましい形
態となる。 ［実施例２］次に、ＩｎＧａＮ低温堆積層５（Ｉｎ組成
は０．１）の成長温度を３００℃〜７００℃まで変化さ
せて図２の構造の電界効果トランジスタ用エピタキシャ
ルウェハを作製し、ゲート−ドレイン耐圧の変化を調べ
た。その結果を図３に示す。この図３から３５０℃〜６
００℃の範囲において高いゲート−ドレイン耐圧が得ら
れ、良好な特性が得られることがわかった。
Ｉｎ組成（ｘ）を、高いゲート−ドレイン耐圧が得られ
る０＜Ｉｎ組成＜０．４の範囲としたものである。この
うち０．０５≦Ｉｎ組成≦０．３の範囲では、ゲート−
ドレイン耐圧が６０Ｖ以上となるため、特に好ましい形
態となる。 ［実施例２］次に、ＩｎＧａＮ低温堆積層５（Ｉｎ組成
は０．１）の成長温度を３００℃〜７００℃まで変化さ
せて図２の構造の電界効果トランジスタ用エピタキシャ
ルウェハを作製し、ゲート−ドレイン耐圧の変化を調べ
た。その結果を図３に示す。この図３から３５０℃〜６
００℃の範囲において高いゲート−ドレイン耐圧が得ら
れ、良好な特性が得られることがわかった。
【００２５】このうち、４００℃〜５３０℃の範囲で
は、ゲート−ドレイン耐圧が６０Ｖ以上となるため、特
に好ましい形態となる。
は、ゲート−ドレイン耐圧が６０Ｖ以上となるため、特
に好ましい形態となる。
【００２６】すなわち、本発明の実施例２は、ＩｎＧａ
Ｎ低温堆積層５（Ｉｎ組成は０．１）を３５０℃〜６０
０℃の範囲の温度で成長させた低温堆積層としたもので
ある。
Ｎ低温堆積層５（Ｉｎ組成は０．１）を３５０℃〜６０
０℃の範囲の温度で成長させた低温堆積層としたもので
ある。
【００２７】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
のような優れた効果が得られる。
【００２８】本発明は、サファイア基板上にＩｎＧａＮ
低温堆積層を設け、そのＩｎＧａＮ低温堆積層上に、Ｇ
ａＮバッファ層を介して、ＧａＮ系電界効果トランジス
タ構造を設けたものであり、サファイア基板上への一回
の成長でＧａＮ系電界効果トランジスタ構造を形成でき
るため、従来に較べ工程数が少なく、生産性がよい。
低温堆積層を設け、そのＩｎＧａＮ低温堆積層上に、Ｇ
ａＮバッファ層を介して、ＧａＮ系電界効果トランジス
タ構造を設けたものであり、サファイア基板上への一回
の成長でＧａＮ系電界効果トランジスタ構造を形成でき
るため、従来に較べ工程数が少なく、生産性がよい。
【００２９】また、ＩｎＧａＮ低温堆積層を用いること
により、結晶欠陥が低減され、ゲート−ドレイン耐圧が
高まり、デバイス特性の向上が期待される。
により、結晶欠陥が低減され、ゲート−ドレイン耐圧が
高まり、デバイス特性の向上が期待される。
【００３０】さらにまた、ＩｎxＧａ1-xＮ低温堆積層の
Ｉｎ組成ｘが０＜ｘ＜０．４である場合に、ＧａＮ中の
結晶欠陥の低減が図られ、高いゲート−ドレイン耐圧が
得られる。
Ｉｎ組成ｘが０＜ｘ＜０．４である場合に、ＧａＮ中の
結晶欠陥の低減が図られ、高いゲート−ドレイン耐圧が
得られる。
【００３１】本発明はＧａＮ系ＦＥＴの耐圧の向上に寄
与するため、本発明がデバイス特性の向上に大きく貢献
するものと、期待される。
与するため、本発明がデバイス特性の向上に大きく貢献
するものと、期待される。
【図１】本発明の電界効果トランジスタ用エピタキシャ
ルウェハのゲート−ドレイン耐圧がＩｎＧａＮ低温堆積
層のＩｎ組成に依存する関係を、本発明及びその範囲外
にわたって示した図である。
ルウェハのゲート−ドレイン耐圧がＩｎＧａＮ低温堆積
層のＩｎ組成に依存する関係を、本発明及びその範囲外
にわたって示した図である。
【図２】本発明を適用した電界効果トランジスタ用エピ
タキシャルウェハの構造を示した図である。
タキシャルウェハの構造を示した図である。
【図３】本発明の電界効果トランジスタのゲート−ドレ
イン耐圧がＩｎＧａＮ低温堆積層の成長温度に依存する
関係を、本発明及びその範囲外にわたって示した図であ
る。
イン耐圧がＩｎＧａＮ低温堆積層の成長温度に依存する
関係を、本発明及びその範囲外にわたって示した図であ
る。
１ ｕｎ−ＡｌＧａＮ層
２ ｎ−ＡｌＧａＮ層
３ ｕｎ−ＡｌＧａＮ層
４ ｕｎ−ＧａＮバッファ層
５ ＩｎＧａＮ低温堆積層
６ サファイア基板
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F045 AA04 AB09 AC01 AC08 AC12
AD07 AD08 AD09 AD10 AF09
BB08 CB02 DA53
5F102 FA01 GB01 GC01 GD01 GJ10
GK04 GK08 GK09 GL04 GM04
GM07 GM08 GM10 GQ01 HC01
Claims (6)
- 【請求項１】窒化ガリウムを含む窒化物混晶をチャネル
層とする窒化ガリウム系化合物半導体を用いた電界効果
トランジスタ用エピタキシャルウェハにおいて、 サファイア基板上にＩｎＧａＮ低温堆積層を介し窒化ガ
リウム系電界効果トランジスタ構造を成長したことを特
徴とする窒化ガリウム系化合物半導体を用いた電界効果
トランジスタ用エピタキシャルウェハ。 - 【請求項２】サファイア基板上に、ＩｎＧａＮ低温堆積
層を設け、 この上に、ＧａＮバッファ層を成長し、 このＧａＮバッファ層上に、窒化物混晶をチャネル層と
する窒化ガリウム系電界効果トランジスタ構造を設けた
ことを特徴とする窒化ガリウム系化合物半導体を用いた
電界効果トランジスタ用エピタキシャルウェハ。 - 【請求項３】請求項１又は２記載のエピタキシャルウェ
ハにおいて、 上記窒化ガリウム系電界効果トランジスタ構造がｕｎ−
ＡｌＧａＮ／ＳｉドープＡｌＧａＮ／ｕｎ−ＡｌＧａＮ
の積層構造から成ることを特徴とする窒化ガリウム系化
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ。 - 【請求項４】請求項１〜３のいずれかに記載のエピタキ
シャルウェハにおいて、 上記ＩｎＧａＮ低温堆積層が、ＩｎxＧａ1-xＮ（Ｉｎ組
成ｘが０＜ｘ＜０．４）から成ることを特徴とする窒化
ガリウム系化合物半導体を用いた電界効果トランジスタ
用エピタキシャルウェハ。 - 【請求項５】請求項１〜４のいずれかに記載のエピタキ
シャルウェハにおいて、 ＩｎＧａＮ低温堆積層の成長温度が３５０℃〜６００℃
で成長されていることを特徴とする窒化ガリウム系化合
物半導体を用いた電界効果トランジスタ用エピタキシャ
ルウェハ。 - 【請求項６】請求項１〜５のいずれかに記載のエピタキ
シャルウェハを用いて作成したことを特徴とする窒化ガ
リウム系化合物半導体を用いた電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021093A JP2003224140A (ja) | 2002-01-30 | 2002-01-30 | 窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002021093A JP2003224140A (ja) | 2002-01-30 | 2002-01-30 | 窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224140A true JP2003224140A (ja) | 2003-08-08 |
Family
ID=27744424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002021093A Pending JP2003224140A (ja) | 2002-01-30 | 2002-01-30 | 窒化ガリウム系化合物半導体を用いた電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003224140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200975A (ja) * | 2006-01-24 | 2007-08-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造法 |
-
2002
- 2002-01-30 JP JP2002021093A patent/JP2003224140A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200975A (ja) * | 2006-01-24 | 2007-08-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造法 |
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