JP2003218127A - 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 - Google Patents
電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法Info
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- JP2003218127A JP2003218127A JP2002012469A JP2002012469A JP2003218127A JP 2003218127 A JP2003218127 A JP 2003218127A JP 2002012469 A JP2002012469 A JP 2002012469A JP 2002012469 A JP2002012469 A JP 2002012469A JP 2003218127 A JP2003218127 A JP 2003218127A
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Abstract
(57)【要約】
【課題】ＳｉＣ基板上への一回の成長で欠陥が少なくゲ
ート−ドレイン耐圧の高いＧａＮ系電界効果トランジス
タ構造のエピタキシャルウェハを得ること。 【解決手段】ＳｉＣ基板６上に、ＡｌＮ層５を介して、
ＧａＮバッファ層４を含む窒化物混晶をチャネル層とす
る窒化ガリウム系電界効果トランジスタ構造を有するエ
ピタキシャルウェハを製造するに際し、ＡｌＮ層５の成
長時のＶ／III比を５０以上１０００以下とし、その成
長温度を１０５０℃以上１４００℃以下とすることで、
膜厚が５ｎｍ以上２５ｎｍ以下であるＡｌＮ層５を二次
元核成長させる。
ート−ドレイン耐圧の高いＧａＮ系電界効果トランジス
タ構造のエピタキシャルウェハを得ること。 【解決手段】ＳｉＣ基板６上に、ＡｌＮ層５を介して、
ＧａＮバッファ層４を含む窒化物混晶をチャネル層とす
る窒化ガリウム系電界効果トランジスタ構造を有するエ
ピタキシャルウェハを製造するに際し、ＡｌＮ層５の成
長時のＶ／III比を５０以上１０００以下とし、その成
長温度を１０５０℃以上１４００℃以下とすることで、
膜厚が５ｎｍ以上２５ｎｍ以下であるＡｌＮ層５を二次
元核成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、窒化ガリウム系化
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタ並びにその製造方
法に関するものである。
合物半導体を用いた電界効果トランジスタ用エピタキシ
ャルウェハ及び電界効果トランジスタ並びにその製造方
法に関するものである。
【０００２】
【従来の技術】従来、窒化ガリウム（ＧａＮ）の成長
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により行われる。ＧａＮ系化合物半導体
を用いた電界効果型トランジスタの成長も同様の方法に
より成長が行われる。その形成法の詳細を以下に示す。
は、サファイア（α−Ａｌ2Ｏ3）やシリコンカーバイド
（ＳｉＣ）基板上へ、気相成長法（ＶＰＥ法）（有機金
属気相成長法（ＭＯＶＰＥ法）を含む）ならびに分子線
エピタキシャル法（ＭＢＥ法）（各種原料によるＭＢＥ
もこれに含む）により行われる。ＧａＮ系化合物半導体
を用いた電界効果型トランジスタの成長も同様の方法に
より成長が行われる。その形成法の詳細を以下に示す。
【０００３】無処理、または何らかの溶液処理を施され
たサファイア（またはＳｉＣ）基板を成長炉の中に導入
する。最初に、この基板の上に数十ｎｍ程度のＧａＮ、
ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついでＧａ
Ｎの厚いバッファ層を成長し、さらにその上に電界効果
トランジスタ（ＦＥＴ）構造を形成していく。
たサファイア（またはＳｉＣ）基板を成長炉の中に導入
する。最初に、この基板の上に数十ｎｍ程度のＧａＮ、
ＡｌＧａＮ、ＡｌＮ低温堆積層を形成する。ついでＧａ
Ｎの厚いバッファ層を成長し、さらにその上に電界効果
トランジスタ（ＦＥＴ）構造を形成していく。
【０００４】
【発明が解決しようとする課題】従来からあるＧａＮエ
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ために、サファイア基板やＳｉＣ基板等に作製されてき
た。そのため成長が難しく、結晶中には高い密度の欠陥
が存在していることは良く知られている。この結晶欠陥
が電界効果トランジスタのゲート−ドレイン間耐圧を低
下させる要因となっている。
ピタキシャル結晶は、ＧａＮバルク結晶の実現が難しい
ために、サファイア基板やＳｉＣ基板等に作製されてき
た。そのため成長が難しく、結晶中には高い密度の欠陥
が存在していることは良く知られている。この結晶欠陥
が電界効果トランジスタのゲート−ドレイン間耐圧を低
下させる要因となっている。
【０００５】従来、ＳｉＣ基板上へのＧａＮの成長はＡ
ｌＮ層を中間層として成長を行う。この時ＧａＮの成長
温度、Ｖ／III比（炉内に導入するIII族原料濃度に対す
るＶ族原料濃度の比率）等の成長条件をＡｌＮの成長条
件に適応させると、ＡｌＮは三次元核成長しやすい。こ
のＡｌＮバッファ上にＧａＮを成長させると、結晶欠陥
密度の高いＧａＮが形成されやすい。さらにその上にＦ
ＥＴ構造を作製すると、そのＦＥＴのゲート−ドレイン
耐圧は低くなる。
ｌＮ層を中間層として成長を行う。この時ＧａＮの成長
温度、Ｖ／III比（炉内に導入するIII族原料濃度に対す
るＶ族原料濃度の比率）等の成長条件をＡｌＮの成長条
件に適応させると、ＡｌＮは三次元核成長しやすい。こ
のＡｌＮバッファ上にＧａＮを成長させると、結晶欠陥
密度の高いＧａＮが形成されやすい。さらにその上にＦ
ＥＴ構造を作製すると、そのＦＥＴのゲート−ドレイン
耐圧は低くなる。
【０００６】そこで、ＳｉＣ基板上での欠陥低減技術と
して、Ｓｉをアンチサーファクタントとして用いる方策
などが提案されている。
して、Ｓｉをアンチサーファクタントとして用いる方策
などが提案されている。
【０００７】しかしながら、アンチサーファクタントは
ＧａＮ層の余剰電子を生む原因となり、電子デバイス用
エピタキシャル構造としては適切ではない。
ＧａＮ層の余剰電子を生む原因となり、電子デバイス用
エピタキシャル構造としては適切ではない。
【０００８】そこで、本発明の目的は、上記課題を解決
し、ＳｉＣ基板上への一回の成長で欠陥が少なくゲート
−ドレイン耐圧の高いＧａＮ系電界効果トランジスタ構
造を形成することを可能にしたエピタキシャル構造と製
造方法を提供することにある。
し、ＳｉＣ基板上への一回の成長で欠陥が少なくゲート
−ドレイン耐圧の高いＧａＮ系電界効果トランジスタ構
造を形成することを可能にしたエピタキシャル構造と製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
め、本発明は、次のように構成したものである。
【００１０】請求項１の発明に係る電界効果トランジス
タ用エピタキシャルウェハは、ＳｉＣ（シリコンカーバ
イド）基板上へ、二次元核成長したＡｌＮ（窒化アルミ
ニウム）層を設け、このＡｌＮ層上に、ＧａＮ（窒化ガ
リウム）バッファ層を成長し、このＧａＮバッファ層上
に、窒化物混晶をチャネル層とする窒化ガリウム系電界
効果トランジスタ構造を設けたことを特徴とする。
タ用エピタキシャルウェハは、ＳｉＣ（シリコンカーバ
イド）基板上へ、二次元核成長したＡｌＮ（窒化アルミ
ニウム）層を設け、このＡｌＮ層上に、ＧａＮ（窒化ガ
リウム）バッファ層を成長し、このＧａＮバッファ層上
に、窒化物混晶をチャネル層とする窒化ガリウム系電界
効果トランジスタ構造を設けたことを特徴とする。
【００１１】請求項２の発明は、請求項１記載の電界効
果トランジスタ用エピタキシャルウェハにおいて、上記
ＡｌＮ層の膜厚が５ｎｍ以上２５ｎｍ以下であることを
特徴とする。
果トランジスタ用エピタキシャルウェハにおいて、上記
ＡｌＮ層の膜厚が５ｎｍ以上２５ｎｍ以下であることを
特徴とする。
【００１２】請求項３の発明は、請求項１又は２記載の
エピタキシャルウェハにおいて、上記窒化ガリウム系電
界効果トランジスタ構造がｕｎ−ＡｌＧａＮ／Ｓｉドー
プＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層構造から成るこ
とを特徴とする。
エピタキシャルウェハにおいて、上記窒化ガリウム系電
界効果トランジスタ構造がｕｎ−ＡｌＧａＮ／Ｓｉドー
プＡｌＧａＮ／ｕｎ−ＡｌＧａＮの積層構造から成るこ
とを特徴とする。
【００１３】請求項４の発明は、請求項１〜３のいずれ
かに記載のエピタキシャルウェハにおいて、上記ＧａＮ
バッファ層の膜厚が０．３μｍ以上であることを特徴と
する。
かに記載のエピタキシャルウェハにおいて、上記ＧａＮ
バッファ層の膜厚が０．３μｍ以上であることを特徴と
する。
【００１４】請求項５の発明に係る電界効果トランジス
タは、請求項１〜４のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
タは、請求項１〜４のいずれかに記載のエピタキシャル
ウェハを用いて作成したことを特徴とする。
【００１５】請求項６の発明に係る電界効果トランジス
タ用エピタキシャルウェハの製造方法は、ＳｉＣ基板上
に、ＡｌＮ（窒化アルミニウム）層を介して、ＧａＮ
（窒化ガリウム）を含む窒化物混晶をチャネル層とする
窒化ガリウム系化合物半導体を成長した電界効果トラン
ジスタ構造を有するエピタキシャルウェハを製造するに
際し、上記ＡｌＮ層成長時のＶ／III比（炉内に導入す
るIII族原料濃度に対するＶ族原料濃度の比率）を５０
以上１０００以下とすることを特徴とする。
タ用エピタキシャルウェハの製造方法は、ＳｉＣ基板上
に、ＡｌＮ（窒化アルミニウム）層を介して、ＧａＮ
（窒化ガリウム）を含む窒化物混晶をチャネル層とする
窒化ガリウム系化合物半導体を成長した電界効果トラン
ジスタ構造を有するエピタキシャルウェハを製造するに
際し、上記ＡｌＮ層成長時のＶ／III比（炉内に導入す
るIII族原料濃度に対するＶ族原料濃度の比率）を５０
以上１０００以下とすることを特徴とする。
【００１６】請求項７の発明は、請求項６記載の製造方
法において、上記ＡｌＮ層成長時の成長温度を１０５０
℃以上１４００℃以下とすることを特徴とする。
法において、上記ＡｌＮ層成長時の成長温度を１０５０
℃以上１４００℃以下とすることを特徴とする。
【００１７】＜作用＞本発明は、ＳｉＣ基板上へ、二次
元核成長したＡｌＮ層を好ましくは膜厚が５ｎｍ以上２
５ｎｍ以下で設け、このＡｌＮ層上に、ＧａＮバッファ
層を介して、ＧａＮ系電界効果トランジスタ構造を設け
たものであり、ＳｉＣ基板上への一回の成長で欠陥が少
なくゲート−ドレイン耐圧の高いＧａＮ系電界効果トラ
ンジスタ構造を形成可能にしたものである。
元核成長したＡｌＮ層を好ましくは膜厚が５ｎｍ以上２
５ｎｍ以下で設け、このＡｌＮ層上に、ＧａＮバッファ
層を介して、ＧａＮ系電界効果トランジスタ構造を設け
たものであり、ＳｉＣ基板上への一回の成長で欠陥が少
なくゲート−ドレイン耐圧の高いＧａＮ系電界効果トラ
ンジスタ構造を形成可能にしたものである。
【００１８】ＧａＮ結晶中の結晶欠陥を低減するため
に、ＳｉＣ／ＡｌＮ、ＡｌＮ／ＧａＮのそれぞれの界面
制御を行わなければならないのだが、その際にＡｌＮ成
長において、二次元核成長が起こりやすい条件を適応す
る必要がある。この条件とは、ＡｌＮ成長時の温度をＧ
ａＮ成長の温度よりも高くし、Ｖ／III比を低くするこ
とである。
に、ＳｉＣ／ＡｌＮ、ＡｌＮ／ＧａＮのそれぞれの界面
制御を行わなければならないのだが、その際にＡｌＮ成
長において、二次元核成長が起こりやすい条件を適応す
る必要がある。この条件とは、ＡｌＮ成長時の温度をＧ
ａＮ成長の温度よりも高くし、Ｖ／III比を低くするこ
とである。
【００１９】ＡｌＮは融点がＧａＮよりも高いことから
も分かるように、結合力が強く、容易に結晶化しやす
い。その様な材料で二次元核成長しやすくするために
は、より高い温度でＡｌ原子のマイグレーションを促進
させ、結合するＮＨ3の量を制限しＡｌＮの表面への付
着を抑制する必要がある。これにより、界面付近での欠
陥の生成は従来と比較しても抑えられ、その結果結晶中
の欠陥の総数は低減される。
も分かるように、結合力が強く、容易に結晶化しやす
い。その様な材料で二次元核成長しやすくするために
は、より高い温度でＡｌ原子のマイグレーションを促進
させ、結合するＮＨ3の量を制限しＡｌＮの表面への付
着を抑制する必要がある。これにより、界面付近での欠
陥の生成は従来と比較しても抑えられ、その結果結晶中
の欠陥の総数は低減される。
【００２０】その様な結晶を用いた電子デバイス用エピ
タキシャル構造において、ゲート−ドレイン耐圧の高い
デバイス特性が得られる。この効果を示す実験結果が図
１である。
タキシャル構造において、ゲート−ドレイン耐圧の高い
デバイス特性が得られる。この効果を示す実験結果が図
１である。
【００２１】本発明では、ＡｌＮ層成長時のＶ／III比
を５０以上１０００以下とし（請求項６）、ＡｌＮ層成
長時の成長温度を１０５０℃以上１４００℃以下とする
ことで（請求項７）、ＡｌＮを二次元核成長させる。
を５０以上１０００以下とし（請求項６）、ＡｌＮ層成
長時の成長温度を１０５０℃以上１４００℃以下とする
ことで（請求項７）、ＡｌＮを二次元核成長させる。
【００２２】
【発明の実施の形態】以下、本発明の実施形態について
実施例を中心に説明する。 ［実施例１］試料の作製はＭＯＶＰＥ法により行った。
基板としてｃ面研磨サファイア６Ｈ−ＳｉＣ基板６を用
意し、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）、
Ａｌ原料としてトリメチルアルミニウム（ＴＭＡ）、Ｎ
原料としてアンモニア（ＮＨ 3）、Ｓｉ原料としてモノ
シラン（ＳｉＨ4）を用いた。
実施例を中心に説明する。 ［実施例１］試料の作製はＭＯＶＰＥ法により行った。
基板としてｃ面研磨サファイア６Ｈ−ＳｉＣ基板６を用
意し、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）、
Ａｌ原料としてトリメチルアルミニウム（ＴＭＡ）、Ｎ
原料としてアンモニア（ＮＨ 3）、Ｓｉ原料としてモノ
シラン（ＳｉＨ4）を用いた。
【００２３】作製した参照サンプルは図２に示した通り
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、１０２０℃の基板温度でＡｌＮ層
５を成長し、ついで１０２０℃にてアンドープＧａＮ
（ｕｎ−ＧａＮ）バッファ層４を成長する。そして、ｕ
ｎ−ＡｌＧａＮ層３／Ｓｉドープｎ−ＡｌＧａＮ層２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
である。この構造はｎ−ＡｌＧａＮ／ＧａＮの選択ドー
プ構造である。まず、１０２０℃の基板温度でＡｌＮ層
５を成長し、ついで１０２０℃にてアンドープＧａＮ
（ｕｎ−ＧａＮ）バッファ層４を成長する。そして、ｕ
ｎ−ＡｌＧａＮ層３／Ｓｉドープｎ−ＡｌＧａＮ層２／
ｕｎ−ＡｌＧａＮ層１をそれぞれ成長する。この成長に
より、チャネル層になるｕｎ−ＧａＮ層４の上部に二次
元電子ガス（２ＤＥＧ）と呼ばれる、移動度の高い電子
が発生する。
【００２４】それぞれの層の膜厚は図２に示した通りで
ある。すなわち、６Ｈ−ＳｉＣ基板６（厚さ３００μ
ｍ）上に、ＡｌＮ層５（厚さ２５ｎｍ）、ｕｎ−ＧａＮ
バッファ層４（厚さ２０００ｎｍ）、ｕｎ−ＡｌＧａＮ
層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚さ２５ｎ
ｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を順次成長
し積層した構成となっている。
ある。すなわち、６Ｈ−ＳｉＣ基板６（厚さ３００μ
ｍ）上に、ＡｌＮ層５（厚さ２５ｎｍ）、ｕｎ−ＧａＮ
バッファ層４（厚さ２０００ｎｍ）、ｕｎ−ＡｌＧａＮ
層３（厚さ３ｎｍ）、ｎ−ＡｌＧａＮ層２（厚さ２５ｎ
ｍ）、ｕｎ−ＡｌＧａＮ層１（厚さ３ｎｍ）を順次成長
し積層した構成となっている。
【００２５】この参照サンプルをＨａｌｌ測定により室
温において評価したところ、電子移動度で１４００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
温において評価したところ、電子移動度で１４００（cm
2／Ｖｓ）、シートキャリアで１．０×１０13（cm-2）
という値を得た。
【００２６】上記サンプルにおいて、ＡｌＮの成長条件
はＶ／III比＝２０００、成長温度は１０２０℃であっ
た。このサンプルにおけるゲート−ドレイン耐圧は３０
Ｖであった。この条件での成長ではＡｌＮが三次元核成
長しやすく、その上のＧａＮ層中に多数の結晶欠陥が存
在しているからである。
はＶ／III比＝２０００、成長温度は１０２０℃であっ
た。このサンプルにおけるゲート−ドレイン耐圧は３０
Ｖであった。この条件での成長ではＡｌＮが三次元核成
長しやすく、その上のＧａＮ層中に多数の結晶欠陥が存
在しているからである。
【００２７】そこで二次元核成長しやすい条件にするた
め、Ｖ／III比５００、成長温度１１５０℃（この条件
は後述する図１のａ点に相当する）においてＡｌＮ層５
を成長し、図２の構造を作製した。これは本発明の実施
例１となる。
め、Ｖ／III比５００、成長温度１１５０℃（この条件
は後述する図１のａ点に相当する）においてＡｌＮ層５
を成長し、図２の構造を作製した。これは本発明の実施
例１となる。
【００２８】その結果、電子移動度、シートキャリア密
度に変化は見られなかったが、ゲート−ドレイン耐圧は
７０Ｖまで増加した。原子間力顕微鏡（ＡＦＭ）、透過
型電子顕微鏡（ＴＥＭ）観察の結果においても一桁以上
欠陥密度は減少しており、ＡｌＮ層５の二次元核成長が
ＧａＮ層５の結晶欠陥を減少させ、ゲート−ドレイン耐
圧を向上させたものと思われる。 ［実施例２］上記実施例１においてＡｌＮ二次元核成長
によるＧａＮ−ＨＥＭＴ構造のゲート−ドレイン耐圧の
向上が観測されたことから、次にＡｌＮの成長温度、Ｖ
／III比によってＨＥＭＴ構造のゲート−ドレイン耐圧
がどの様に変化するのかについて調べた。その結果を図
１に示す。この図１は横軸を成長温度、縦軸をゲート−
ドレイン耐圧とし、Ｖ／III比が５０、１００、２０
０、５００、８００、１０００、１５００におけるゲー
ト−ドレイン耐圧の成長温度依存性を示したものであ
る。
度に変化は見られなかったが、ゲート−ドレイン耐圧は
７０Ｖまで増加した。原子間力顕微鏡（ＡＦＭ）、透過
型電子顕微鏡（ＴＥＭ）観察の結果においても一桁以上
欠陥密度は減少しており、ＡｌＮ層５の二次元核成長が
ＧａＮ層５の結晶欠陥を減少させ、ゲート−ドレイン耐
圧を向上させたものと思われる。 ［実施例２］上記実施例１においてＡｌＮ二次元核成長
によるＧａＮ−ＨＥＭＴ構造のゲート−ドレイン耐圧の
向上が観測されたことから、次にＡｌＮの成長温度、Ｖ
／III比によってＨＥＭＴ構造のゲート−ドレイン耐圧
がどの様に変化するのかについて調べた。その結果を図
１に示す。この図１は横軸を成長温度、縦軸をゲート−
ドレイン耐圧とし、Ｖ／III比が５０、１００、２０
０、５００、８００、１０００、１５００におけるゲー
ト−ドレイン耐圧の成長温度依存性を示したものであ
る。
【００２９】この図１からも分かるように、各Ｖ／III
比において成長温度の閾値が存在することがわかった。
比において成長温度の閾値が存在することがわかった。
【００３０】すなわち、図１からも分かるように、良好
なゲート−ドレイン耐圧を示すのは、ＡｌＮ層成長時の
Ｖ／III比が５０以上１０００以下のものであり、且つ
窒化アルミニウム（ＡｌＮ）層成長時の成長温度が１０
５０℃以上１４００℃以下のものである。これが本発明
の実施例２であり、ＡｌＮを良好に二次元核成長させる
条件を定めるものでもある。なお、Ｖ／III比＝１５０
０のものは所望のゲート−ドレイン耐圧が得られないの
で、比較例となる。 ［実施例３］ＡｌＮが三次元核成長する条件で作製した
ＨＥＭＴ構造のゲート−ドレイン耐圧のＡｌＮ膜厚依存
性と、ＡｌＮが二次元核成長する条件で作製したＨＥＭ
Ｔ構造のゲート−ドレイン耐圧のＡｌＮ膜厚依存性を図
３にそれぞれ示す。
なゲート−ドレイン耐圧を示すのは、ＡｌＮ層成長時の
Ｖ／III比が５０以上１０００以下のものであり、且つ
窒化アルミニウム（ＡｌＮ）層成長時の成長温度が１０
５０℃以上１４００℃以下のものである。これが本発明
の実施例２であり、ＡｌＮを良好に二次元核成長させる
条件を定めるものでもある。なお、Ｖ／III比＝１５０
０のものは所望のゲート−ドレイン耐圧が得られないの
で、比較例となる。 ［実施例３］ＡｌＮが三次元核成長する条件で作製した
ＨＥＭＴ構造のゲート−ドレイン耐圧のＡｌＮ膜厚依存
性と、ＡｌＮが二次元核成長する条件で作製したＨＥＭ
Ｔ構造のゲート−ドレイン耐圧のＡｌＮ膜厚依存性を図
３にそれぞれ示す。
【００３１】図３から分かるように、三次元核成長する
条件でＡｌＮを成長したＨＥＭＴ構造の場合（曲線Ｂ）
では、ＡｌＮの膜厚を変化させても耐圧は変化しない。
これは、ＡｌＮを三次元核成長する条件下で成長した場
合、ＡｌＮ結晶に多数の結晶欠陥を含んでいるために、
ＡｌＮはどんな膜厚でも格子緩和した状態になってお
り、その上のＧａＮの中に多量の結晶欠陥を導入する。
その結果、ゲート−ドレイン耐圧を下げてしまうためで
ある。
条件でＡｌＮを成長したＨＥＭＴ構造の場合（曲線Ｂ）
では、ＡｌＮの膜厚を変化させても耐圧は変化しない。
これは、ＡｌＮを三次元核成長する条件下で成長した場
合、ＡｌＮ結晶に多数の結晶欠陥を含んでいるために、
ＡｌＮはどんな膜厚でも格子緩和した状態になってお
り、その上のＧａＮの中に多量の結晶欠陥を導入する。
その結果、ゲート−ドレイン耐圧を下げてしまうためで
ある。
【００３２】一方、二次元核成長する条件でＡｌＮを成
長したＨＥＭＴ構造の場合（曲線Ａ）では、ＡｌＮの膜
厚が厚くなるにつれ、ゲート−ドレイン耐圧が低くな
る。この現象は、二次元核成長をしている際には、Ａｌ
Ｎ自体に結晶欠陥が少ないので、膜厚が厚くなると格子
緩和して、ＧａＮに結晶欠陥を導入する原因になるため
であると考えられる。しかしながら、ＡｌＮ層の膜厚が
５ｎｍ以上２５ｎｍ以下である薄膜においては、格子緩
和がおこらず、欠陥の少ないＧａＮの作製に寄与してい
るものと考えられ、ゲート−ドレイン耐圧は非常に高い
レベルにある。
長したＨＥＭＴ構造の場合（曲線Ａ）では、ＡｌＮの膜
厚が厚くなるにつれ、ゲート−ドレイン耐圧が低くな
る。この現象は、二次元核成長をしている際には、Ａｌ
Ｎ自体に結晶欠陥が少ないので、膜厚が厚くなると格子
緩和して、ＧａＮに結晶欠陥を導入する原因になるため
であると考えられる。しかしながら、ＡｌＮ層の膜厚が
５ｎｍ以上２５ｎｍ以下である薄膜においては、格子緩
和がおこらず、欠陥の少ないＧａＮの作製に寄与してい
るものと考えられ、ゲート−ドレイン耐圧は非常に高い
レベルにある。
【００３３】すなわち、本発明の実施例３は、ＡｌＮ層
５の膜厚を５ｎｍ以上２５ｎｍ以下としたものである。 ［実施例４］ＡｌＮが二次元成長する成長条件を用い、
ｕｎ−ＧａＮバッファ層４の膜厚を０．２μｍ〜２．０
μｍまで変化させた際の電子移動度とゲート−ドレイン
耐圧のｕｎ−ＧａＮ膜厚依存性（エピタキシャル層の総
膜厚依存性）を調べた。その結果を図４、図５に示す。
５の膜厚を５ｎｍ以上２５ｎｍ以下としたものである。 ［実施例４］ＡｌＮが二次元成長する成長条件を用い、
ｕｎ−ＧａＮバッファ層４の膜厚を０．２μｍ〜２．０
μｍまで変化させた際の電子移動度とゲート−ドレイン
耐圧のｕｎ−ＧａＮ膜厚依存性（エピタキシャル層の総
膜厚依存性）を調べた。その結果を図４、図５に示す。
【００３４】ＡｌＮが二次元成長する条件で作製した構
造においては、ｕｎ−ＧａＮバッファ層４の膜厚が０．
３μｍまでは、電子移動度とゲート−ドレイン耐圧のい
ずれも大きな落ち込みは見られず、薄いｕｎ−ＧａＮバ
ッファ層４を有するＨＥＭＴ構造でも、十分にデバイス
特性が得られていることがわかる。
造においては、ｕｎ−ＧａＮバッファ層４の膜厚が０．
３μｍまでは、電子移動度とゲート−ドレイン耐圧のい
ずれも大きな落ち込みは見られず、薄いｕｎ−ＧａＮバ
ッファ層４を有するＨＥＭＴ構造でも、十分にデバイス
特性が得られていることがわかる。
【００３５】すなわち、本発明の実施例４は、ｕｎ−Ｇ
ａＮバッファ層４の膜厚を０．３μｍ以上とするもので
ある。
ａＮバッファ層４の膜厚を０．３μｍ以上とするもので
ある。
【００３６】また、エピタキシャル層の膜厚を薄くする
ことの効果として、エピタキシャル基板の基板反り量が
小さくなる効果が見られた。これはＧａＮバッファ層４
とＳｉＣ基板６の線膨張係数差により弾性論的に生じる
もので、理論的にはＳｉＣ基板６の膜厚が一定であれ
ば、基板反り量はＧａＮエピタキシャル層の膜厚に比例
する。
ことの効果として、エピタキシャル基板の基板反り量が
小さくなる効果が見られた。これはＧａＮバッファ層４
とＳｉＣ基板６の線膨張係数差により弾性論的に生じる
もので、理論的にはＳｉＣ基板６の膜厚が一定であれ
ば、基板反り量はＧａＮエピタキシャル層の膜厚に比例
する。
【００３７】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
のような優れた効果が得られる。
【００３８】請求項１〜５の発明に係る電界効果トラン
ジスタ用エピタキシャルウェハ又は電界効果トランジス
タによれば、ＳｉＣ基板上へ、二次元核成長したＡｌＮ
層を好ましくは膜厚が５ｎｍ以上２５ｎｍ以下で設け、
このＡｌＮ層上に、ＧａＮバッファ層を介して、ＧａＮ
系電界効果トランジスタ構造を設けたものであるので、
ＳｉＣ基板上への一回の成長で欠陥が少なくゲート−ド
レイン耐圧の高いＧａＮ系電界効果トランジスタ構造を
形成することができる。
ジスタ用エピタキシャルウェハ又は電界効果トランジス
タによれば、ＳｉＣ基板上へ、二次元核成長したＡｌＮ
層を好ましくは膜厚が５ｎｍ以上２５ｎｍ以下で設け、
このＡｌＮ層上に、ＧａＮバッファ層を介して、ＧａＮ
系電界効果トランジスタ構造を設けたものであるので、
ＳｉＣ基板上への一回の成長で欠陥が少なくゲート−ド
レイン耐圧の高いＧａＮ系電界効果トランジスタ構造を
形成することができる。
【００３９】また請求項６、７の発明に係る電界効果ト
ランジスタ用エピタキシャルウェハの製造方法によれ
ば、ＡｌＮ層成長時のＶ／III比を５０以上１０００以
下とし、さらには窒化アルミニウム（ＡｌＮ）層成長時
の成長温度を１０５０℃以上１４００℃以下とするの
で、ＳｉＣ基板上へＡｌＮ層を容易に二次元核成長させ
ることができる。
ランジスタ用エピタキシャルウェハの製造方法によれ
ば、ＡｌＮ層成長時のＶ／III比を５０以上１０００以
下とし、さらには窒化アルミニウム（ＡｌＮ）層成長時
の成長温度を１０５０℃以上１４００℃以下とするの
で、ＳｉＣ基板上へＡｌＮ層を容易に二次元核成長させ
ることができる。
【００４０】本発明はＧａＮ系ＦＥＴの耐圧の向上に寄
与するため、本発明がデバイス特性の向上に大きく貢献
するものと期待される。
与するため、本発明がデバイス特性の向上に大きく貢献
するものと期待される。
【図１】本発明の電界効果トランジスタ用エピタキシャ
ルウェハのゲート−ドレイン耐圧のＡｌＮ成長温度依存
性を、比較例と共に示した図である。
ルウェハのゲート−ドレイン耐圧のＡｌＮ成長温度依存
性を、比較例と共に示した図である。
【図２】本発明を適用した電界効果トランジスタ用エピ
タキシャルウェハの構造を示した図である。
タキシャルウェハの構造を示した図である。
【図３】電界効果トランジスタのゲート−ドレイン耐圧
のＡｌＮ膜厚依存性を示した図である。
のＡｌＮ膜厚依存性を示した図である。
【図４】電界効果トランジスタのゲート−ドレイン耐圧
のＧａＮ膜厚依存性（総膜厚依存性）を示した図であ
る。
のＧａＮ膜厚依存性（総膜厚依存性）を示した図であ
る。
【図５】電界効果トランジスタの電子移動度のＧａＮ膜
厚依存性（総膜厚依存性）を示した図である。
厚依存性（総膜厚依存性）を示した図である。
１ ｕｎ−ＡｌＧａＮ層
２ ｎ−ＡｌＧａＮ層
３ ｕｎ−ＡｌＧａＮ層
４ ｕｎ−ＧａＮバッファ層
５ ＡｌＮ層
６ ＳｉＣ基板
Claims (7)
- 【請求項１】ＳｉＣ基板上へ、二次元核成長したＡｌＮ
層を設け、 このＡｌＮ層上に、ＧａＮバッファ層を成長し、 このＧａＮバッファ層上に、窒化物混晶をチャネル層と
する窒化ガリウム系電界効果トランジスタ構造を設けた
ことを特徴とする電界効果トランジスタ用エピタキシャ
ルウェハ。 - 【請求項２】請求項１記載のエピタキシャルウェハにお
いて、 上記ＡｌＮ層の膜厚が５ｎｍ以上２５ｎｍ以下であるこ
とを特徴とする電界効果トランジスタ用エピタキシャル
ウェハ。 - 【請求項３】請求項１又は２記載のエピタキシャルウェ
ハにおいて、 上記窒化ガリウム系電界効果トランジスタ構造がｕｎ−
ＡｌＧａＮ／ＳｉドープＡｌＧａＮ／ｕｎ−ＡｌＧａＮ
の積層構造から成ることを特徴とする電界効果トランジ
スタ用エピタキシャルウェハ。 - 【請求項４】請求項１〜３のいずれかに記載のエピタキ
シャルウェハにおいて、 上記ＧａＮバッファ層の膜厚が０．３μｍ以上であるこ
とを特徴とする電界効果トランジスタ用エピタキシャル
ウェハ。 - 【請求項５】請求項１〜４のいずれかに記載のエピタキ
シャルウェハを用いて作成したことを特徴とする電界効
果トランジスタ。 - 【請求項６】ＳｉＣ基板上に、ＡｌＮ層を介して、Ｇａ
Ｎを含む窒化物混晶をチャネル層とする窒化ガリウム系
化合物半導体を成長した電界効果トランジスタ構造を有
するエピタキシャルウェハを製造するに際し、 上記ＡｌＮ層成長時のＶ／III比を５０以上１０００以
下とすることを特徴とする電界効果トランジスタ用エピ
タキシャルウェハの製造方法。 - 【請求項７】請求項６記載の製造方法において、 上記ＡｌＮ層成長時の成長温度を１０５０℃以上１４０
０℃以下とすることを特徴とする電界効果トランジスタ
用エピタキシャルウェハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012469A JP2003218127A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012469A JP2003218127A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218127A true JP2003218127A (ja) | 2003-07-31 |
Family
ID=27649668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012469A Pending JP2003218127A (ja) | 2002-01-22 | 2002-01-22 | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218127A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004976A (ja) * | 2004-06-15 | 2006-01-05 | Toyoda Gosei Co Ltd | 半導体の結晶成長方法及び半導体デバイス |
| JP2006278477A (ja) * | 2005-03-28 | 2006-10-12 | Kyocera Corp | 半導体成長用基板、エピタキシャル基板とそれを用いた半導体装置、および、エピタキシャル基板の製造方法 |
| JP2006286741A (ja) * | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置およびその製造方法並びにその半導体装置製造用基板 |
| JP2008544486A (ja) * | 2005-06-10 | 2008-12-04 | クリー， インコーポレイティッド | 直径１００ミリメートルの炭化シリコン基板上の高均一性のｉｉｉ族窒化物エピタキシャル層 |
| JP2009522817A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 集積ｉｉｉ族窒化物素子 |
| WO2015152411A1 (ja) * | 2014-04-04 | 2015-10-08 | 古河電気工業株式会社 | 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ |
-
2002
- 2002-01-22 JP JP2002012469A patent/JP2003218127A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPWO2015152411A1 (ja) * | 2014-04-04 | 2017-04-13 | 古河電気工業株式会社 | 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ |
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