JP2006114652A - 半導体エピタキシャルウェハ及び電界効果トランジスタ - Google Patents

半導体エピタキシャルウェハ及び電界効果トランジスタ Download PDF

Info

Publication number
JP2006114652A
JP2006114652A JP2004299821A JP2004299821A JP2006114652A JP 2006114652 A JP2006114652 A JP 2006114652A JP 2004299821 A JP2004299821 A JP 2004299821A JP 2004299821 A JP2004299821 A JP 2004299821A JP 2006114652 A JP2006114652 A JP 2006114652A
Authority
JP
Japan
Prior art keywords
buffer layer
epitaxial wafer
semiconductor epitaxial
thickness
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004299821A
Other languages
English (en)
Inventor
Yoshiharu Kouji
吉春 孝治
Takeshi Tanaka
丈士 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2004299821A priority Critical patent/JP2006114652A/ja
Priority to US11/097,256 priority patent/US20060081877A1/en
Publication of JP2006114652A publication Critical patent/JP2006114652A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】半導体エピタキシャルウェハの上に高電子移動度トランジスタを含む電界効果トランジスタやヘテロ接合バイポーラトランジスタなどの電子デバイスを作製した際に、エピタキシャル層の中に導電性不純物が混入することによって、バッファ層の中に高い導電性を有する部分（導電層）が形成されるのを防止し、その結果、高い特性を実現する半導体エピタキシャルウェハを提供する。
【解決手段】基板１の上にバッファ層２を有する半導体エピタキシャルウェハにおいて、前記バッファ層２がＡｌＮバッファ層２２、ＧａＮバッファ層２１を順に形成する。
【選択図】 図１

Description

本発明は、半導体エピタキシャルウェハ、特に、高電子移動度トランジスタ（ＨＥＭＴ）などを含む電界効果トランジスタ（ＦＥＴ）の作製の際に好適に用いられる半導体エピタキシャルウェハ及びそれから得られたＦＥＴに関するものである。
ＨＥＭＴを含むＦＥＴでは、ソース電極とドレイン電極との間に流れる電流を、ゲート電極からの空乏層の広がりによって制御する。
しかし、窒化ガリウム（ＧａＮ）からなるエピタキシャル層を成長させたエピタキシャルウェハを製造する際には、エピタキシャル層と基板との界面を清浄するための技術が十分に確立されていないことや、原料ガスの一つであるアンモニア（ＮＨ3）ガスとして高純度のものが得られないことなどにより、エピタキシャル層への導電性不純物の混入が起こり易い。
そして、その結果、バッファ層においては他の層と比較してより高い絶縁性が求められているのにもかかわらず、バッファ層に導電性不純物が混入した結果、チャネル層の導電性に近い程度に高い導電性を帯びてしまうという問題があり、この傾向は、特に、バッファ層の基板に近い部分において顕著である。
このような問題は、ゲート電極から空乏層を広がりにくくする原因となる。
また、バッファ層に導電性不純物が混入した結果、バッファ層の基板に近い部分に高い導電性を有する部分（導電層）が形成され、そこに電流が流れることにより、良好な特性（図９に示した理想に近いピンチオフ特性）を有する電子デバイスを得ることを難しくしていた。
例えば、特許文献１や特許文献２には、サファイア基板又は炭化珪素（ＳｉＣ）基板の上にＧａＮからなるバッファ層を形成した電子デバイス（ＨＥＭＴ、ＦＥＴ）が記載されているが、上記のような理由により十分な特性が得られていないと考えられる。
特開２００１−１０２５６４号公報 特開２００２−５０７５８号公報
本発明は上記のような特性の低下を招くような欠陥、より具体的には、エピタキシャル層の中に導電性不純物が混入することによって、バッファ層の中に高い導電性を有する部分（導電層）が形成されるのを防止し、その結果、高い特性を実現した電界効果トランジスタ（ＦＥＴ、ＨＥＭＴなど）を作製する際に好適に用いられる半導体エピタキシャルウェハを提供することにある。
上記目的を達成するため、本発明は、次のように構成したものである。
請求項１の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層が窒化アルミニウムバッファ層（ＡｌＮバッファ層）、窒化ガリウムバッファ層（ＧａＮバッファ層）を順に形成した構造からなることを特徴とするものである。
請求項２の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層がＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上であることを特徴とするものである。
請求項３の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層がＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上、前記ＧａＮバッファ層の厚さが０．５μｍ以上、前記バッファ層の総厚さが０．７μｍ以上であることを特徴とするものである。
請求項４の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなることを特徴とするものである。
請求項５の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上であることを特徴とするものである。
請求項６の発明に係る半導体エピタキシャルウェハは、基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＩｎXＧａ1-XＮバッファ層の厚さが０．０１μｍ以上、前記ＡｌＮバッファ層の厚さが０．２μｍ以上、前記ＧａＮバッファ層の厚さが０．５μｍ以上、前記バッファ層の総厚さが０．７１μｍ以上であることを特徴とするものである。
請求項７の発明に係る半導体エピタキシャルウェハは、請求項１乃至６のいずれかに記載の半導体エピタキシャルウェハにおいて、上記基板が、サファイア基板又はＳｉＣ基板からなることを特徴とする半導体エピタキシャルウェハ。
請求項８の発明に係る半導体エピタキシャルウェハは、請求項１乃至７のいずれかに記載の半導体エピタキシャルウェハにおいて、上記バッファ層における転位密度が１×１０8cm-2以上であることを特徴とするものである。
請求項９の発明に係る電界効果トランジスタは、請求項１乃至８のいずれかに記載の半導体エピタキシャルウェハ上に、チャネル層、電子供給層、ソース電極、ゲート電極、ドレイン電極を形成し、切り分けることにより作製したことを特徴とするものである。
本発明によれば、エピタキシャル層の中に導電性不純物が混入することによって、バッファ層の中に高い導電性を有する部分（導電層）が形成されるのを防止し、その結果、高い特性を実現した電界効果トランジスタ（ＦＥＴ、ＨＥＭＴなど）を作製する際に好適に用いられる半導体エピタキシャルウェハを提供することができる。
以下、本発明の実施の形態を添付図面に基づいて詳述する。
＜実施例１＞
図１は、本発明の半導体エピタキシャルウェハの第１の実施の形態を示す断面図である。
具体的には、図１に示す構造は、ＡｌＮバッファ層２２、ＧａＮバッファ層２１からなるバッファ層２の特性（導電性、転位密度）を測定するために、本発明の半導体エピタキシャルウェハの第１の実施の形態を用いて作製した特性測定用素子であり、サファイアからなる基板１の上に、アンドープＡｌＮからなるＡｌＮバッファ層２２、厚さ２μｍのアンドープＧａＮからなるＧａＮバッファ層２１、そして、その上に形成した測定用電極１１、１２からなる。そして、上記特性測定用素子構造において、ＡｌＮバッファ層２２の厚さが、それぞれ０．１、０．２、０．３μｍである３つの特性測定用素子を作製した。
この特性測定用素子に用いられている半導体エピタキシャルウェハのエピタキシャル成長には、有機金属気相成長（ＭＯＶＰＥ）法を用いた。ここで、ガリウム原料としてはトリメチルガリウム（ＴＭＧ）を用い、アルミニウム原料としてはトリメチルアルミニウム（ＴＭＡ）を用い、窒素原料としてはアンモニアガスを用い、キャリアガスとしては水素を用いた。
図５は、この場合における、ＡｌＮ厚（ＡｌＮバッファ層２２の厚さ）と、導電性（電流値で示し、単位はＡ／mmである）、転位密度（単位はcm-2である）との関係を示した図である。なお、導電性の評価方法としては、図１に示した半導体エピタキシャルウェハに、１０Ｖの電圧をかけて、そのときに流れる電流を測定し比較した。
その結果、ＡｌＮバッファ層２２、ＧａＮバッファ層２１からなるバッファ層２を形成した場合、特に、ＡｌＮバッファ層２２が０．２μｍ以上の場合においては、非常に小さな電流値（低い導電性）を得ることができた。具体的には、０．１μｍのＡｌＮ厚においては５×１０-7Ａ／mmの電流値であったのに対し、０．２μｍのＡｌＮ厚においては５×１０-8Ａ／mmの電流値が得られ、０．３μｍのＡｌＮ厚においては１×１０-8Ａ／mmの電流値が得られた。
また、このときのＡｌＮバッファ層２２の転位密度は、０．１μｍのＡｌＮ厚においては５×１０7cm-2であったのに対し、０．２μｍのＡｌＮ厚においては１×１０8cm-2の転位密度が得られ、また、０．３μｍのＡｌＮ厚においては５×１０8cm-2の転位密度が得られた。
なお、実際に、本発明の半導体エピタキシャルウェハの第１の実施の形態を用いてＦＥＴを作製する場合には、ＡｌＮ厚を０．２μｍ以上に形成して用いるのがより好ましい。なぜならば、０．２μｍ以上のＡｌＮ厚においても、転位密度が実用上問題を生じないと考えられている１×１０9cm-2以下にまで低下しているからである。
図２は、本発明の半導体エピタキシャルウェハの第１の実施の形態を用いて作製したＨＥＭＴを示す断面図である。
図２に示すＨＥＭＴは、サファイアからなる基板１の上に、厚さ０．３μｍのアンドープＡｌＮからなるＡｌＮバッファ層２２、厚さ２μｍのアンドープＧａＮからなるＧａＮバッファ層２１、厚さ０．１μｍのアンドープＧａＮからなるチャネル層４、厚さ０．０２５μｍのｎ型ＡｌＧａＮからなるキャリア供給層５を順次形成し、その上に厚さ０．００２μｍのキャップ層６を形成した。そして、キャリア供給層５の上にはゲート電極８を形成し、キャップ層６の上にはソース電極７、ドレイン電極９を形成した。
このＨＥＭＴのエピタキシャル成長にはＭＯＶＰＥ法を用いた。また、成長の際に用いた原料は、ガリウム原料としてはＴＭＧを用い、アルミニウム原料としてはＴＭＡを用い、窒素原料としてはアンモニアガスを用い、キャリアガスとしては水素を用い、ｎ型ドーパントとしてはモノシランを用いた。エピタキシャル成長は、フェイスアップのヒーター加熱減圧炉（図示せず）を用いて、炉内の圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）に設定して行なった。
このようにして作製したＨＥＭＴの特性を測定した結果、バッファ層の導電性が低下した結果、良好なピンチオフ特性（ピンチオフ電圧−４．１Ｖ）を有することが確認された。
＜実施例２＞
図３は、本発明の半導体エピタキシャルウェハの第２の実施の形態を示す断面図である。
具体的には、図３に示す構造は、ＩｎＧａＮバッファ層３３、ＡｌＮバッファ層３２、ＧａＮバッファ層３１からなるバッファ層３の特性（導電性、転位密度）を測定するために、本発明の第２の実施の形態を用いて作製した特性測定用素子であり、サファイアからなる基板１の上に、厚さ０．０１μｍ、Ｉｎ組成比０．０５のＩｎＧａＮからなるＩｎＧａＮバッファ層３３、ＡｌＮからなるＡｌＮバッファ層３２、厚さ２μｍのアンドープＧａＮからなるＧａＮバッファ層３１、そして、その上に形成した測定用電極１１、１２からなる。そして、上記半導体エピタキシャルウェハの構造において、ＡｌＮバッファ層３２の厚さが、それぞれ０．１、０．２、０．３μｍである３つの半導体エピタキシャルウェハを作製した。
この特性測定用素子に用いられている半導体エピタキシャルウェハのエピタキシャル成長には、実施例１と同様に、ＭＯＶＰＥ法を用いた。また、成長の際に用いた原料は、実施例１と同様に、ガリウム原料としてはＴＭＧを用い、アルミニウム原料としてはＴＭＡを用い、窒素原料としてはアンモニアガスを用いた。また、インジウム原料としてはトリメチルインジウム（ＴＭＩ）を用いた。
このようにして、ＩｎＧａＮバッファ層３３、ＡｌＮバッファ層３２、ＧａＮバッファ層３１からなるバッファ層３を形成した結果、実施例１の場合と同じ程度に小さな電流値（低い導電性）を得ることができ、なおかつ、図６に示した通り、ＡｌＮバッファ層２２、ＧａＮバッファ層２１からなるバッファ層２を形成した場合（実施例１）と比較して、より低い転位密度を得ることができた。
図４は、本発明の半導体エピタキシャルウェハの第２の実施の形態を用いて作製したＨＥＭＴを示す断面図である。
図４に示すＨＥＭＴは、サファイアからなる基板１の上に、厚さ０．０１μｍ、Ｉｎ組成比０．０５のアンドープＩｎＧａＮからなるＩｎＧａＮバッファ層３３、厚さ０．３μｍのアンドープＡｌＮからなるＡｌＮバッファ層３２、厚さ２μｍのアンドープＧａＮからなるＧａＮバッファ層３１、厚さ０．１μｍのアンドープＧａＮからなるチャネル層４、厚さ０．０２５μｍのｎ型ＡｌＧａＮからなるキャリア供給層５を順次形成し、その上に厚さ０．００２μｍのキャップ層６を形成した。そして、キャリア供給層５の上にはゲート電極８を形成し、キャップ層６の上にはソース電極７、ドレイン電極９を形成した。
このＨＥＭＴのエピタキシャル成長には、実施例１と同様に、ＭＯＶＰＥ法を用いた。また、成長の際に用いた原料は、実施例１と同様に、ガリウム原料としてはＴＭＧを用い、アルミニウム原料としてはＴＭＡを用い、窒素原料としてはアンモニアガスを用い、キャリアガスとしては窒素を用い、ｎ型ドーパントとしてはモノシランを用いた。エピタキシャル成長は、フェイスアップのヒーター加熱減圧炉（図示せず）を用いて、炉内の圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）に設定して行なった。
このようにして作製したＨＥＭＴの特性を測定した結果、バッファ層の導電性が低下した結果、良好なピンチオフ特性（ピンチオフ電圧−４．０Ｖ）を有することが確認された。
＜比較例１＞
図７は、上記実施例１、２の半導体エピタキシャルウェハの比較例としての半導体エピタキシャルウェハを示す断面図である。
具体的には、図７に示す構造は、ＧａＮからなるバッファ層１０の特性（導電性、転位密度）を測定するために、上記実施例１、２の半導体エピタキシャルウェハの比較例としての半導体エピタキシャルウェハを用いて作製された特性測定用素子であり、サファイアからなる基板１の上に、厚さ２μｍのＧａＮからなるバッファ層１０、そして、その上に形成した測定用電極１１、１２からなる。なお、この半導体エピタキシャルウェハのエピタキシャル成長方法及びエピタキシャル成長の際に用いる原料等は、上記実施例１、２においてＧａＮバッファ層を成長する際に用いたものと同様である。
その結果得られた電流値は１×１０-1Ａ／mmであり、上記実施例１、２の場合と比較して、大きい電流値（高い導電性）しか得ることができなかった。
図８は、上記実施例１、２の半導体エピタキシャルウェハの比較例としての半導体エピタキシャルウェハを用いて作製したＨＥＭＴを示す断面図である。
図８に示すＨＥＭＴは、サファイアからなる基板１の上に、厚さ２μｍのアンドープＧａＮからなるバッファ層１０、厚さ０．１μｍのアンドープＩｎＧａＮからなるチャネル層４、厚さ０．０２５μｍのｎ型ＡｌＧａＮからなるキャリア供給層５を順次形成し、その上に厚さ０．００２μｍのキャップ層６を形成した。そして、キャリア供給層５の上にはゲート電極８を形成し、キャップ層６の上にはソース電極７、ドレイン電極９を形成した。
このＨＥＭＴのエピタキシャル成長には、実施例１、２と同様に、ＭＯＶＰＥ法を用いた。また、成長の際に用いた原料は、実施例１と同様に、ガリウム原料としてはＴＭＧを用い、アルミニウム原料としてはＴＭＡを用い、窒素原料としてはアンモニアガスを用い、キャリアガスとしては水素を用い、ｎ型ドーパントとしては、モノシランを用いた。エピタキシャル成長は、フェイスアップのヒーター加熱減圧炉（図示せず）を用いて、炉内の圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）に設定して行なった。
このようにして作製したＨＥＭＴの特性を測定した結果、ピンチオフ出来なかった。つまり、実施例１、２におけるようにバッファ層の導電性が低下することはないので、実施例１、２におけるような良好なピンチオフ特性を有さないことが確認された。
＜他の実施例、変形例＞
上記実施例１、２においては、基板としてサファイア基板を用いたが、基板として炭化珪素（ＳｉＣ）基板を用いてもよく、その場合においても、基板１としてサファイア基板を用いた場合と同様な効果を得ることができる。
上記実施例２においては、Ｉｎ組成比０．０５のＩｎＧａＮバッファ層を用いているが、本発明は特にこれに限定されるものではなく、Ｉｎ組成比が０から１までのＩｎＧａＮバッファ層を含むものである。つまり、Ｉｎ組成比が０の場合（ＧａＮ）、Ｉｎ組成比が１の場合（ＩｎＮ）の場合をも含むものである。
なお、基板としてサファイア基板を用いた場合、ＩｎＧａＮ層におけるもっとも好ましいＩｎ組成比は、０．０５であり、基板としてＳｉＣ基板を用いた場合、ＩｎＧａＮ層におけるもっとも好ましいＩｎ組成比は、０．０１である。なぜならば、ＩｎＧａＮ層におけるＩｎ組成比が０．０５の場合には、サファイア基板とＡｌＮバッファ層との間の緩衝層としての効果がもっとも高く、また、ＩｎＧａＮ層におけるＩｎ組成比が０．０１の場合には、ＳｉＣ基板とＡｌＮバッファ層との間の緩衝層としての効果がもっとも高いからである。
上記実施例１においては、ＧａＮバッファ層の厚さを２μｍ、上記実施例２においては、ＧａＮバッファ層の厚さを２μｍ、ＩｎＧａＮバッファ層の厚さを０．０１μｍとしたが、本発明は特にこれに限定されるものではない。ただ、緩衝層として効果を考えると、ＧａＮバッファ層の厚さが０．５μｍ以上、ＩｎＧａＮバッファ層の厚さが０．０１μｍ以上であることがより好ましい。
本発明の半導体エピタキシャルウェハの第１の実施の形態を用いて作製した特性測定用素子を示す断面図である。 本発明の半導体エピタキシャルウェハの第１の実施の形態を用いて作製した高電子移動度トランジスタ（ＨＥＭＴ）を示す断面図である。 本発明の半導体エピタキシャルウェハの第２の実施の形態を用いて作製した特性測定用素子を示す断面図である。 本発明の半導体エピタキシャルウェハの第２の実施の形態を用いて作製した高電子移動度トランジスタ（ＨＥＭＴ）を示す断面図である。 本発明の半導体エピタキシャルウェハにおけるＡｌＮバッファ層の厚さと転位密度及び電流との関係を示す図である。 本発明の半導体エピタキシャルウェハにおける転位密度と電流との関係を示す図である。 従来例の半導体エピタキシャルウェハを用いて作製した特性測定用素子を示す断面図である。 従来例の半導体エピタキシャルウェハを用いて作製した高電子移動度トランジスタ（ＨＥＭＴ）を示す断面図である。 従来例の半導体エピタキシャルウェハ用いて作製した高電子移動度トランジスタのピンチオフ特性と、高電子移動度トランジスタにおける理想的なピンチオフ特性とを示す図である。
符号の説明
１ 基板
２ バッファ層
２１ ＧａＮバッファ層
２２ ＡｌＮバッファ層
３ バッファ層
３１ ＧａＮバッファ層
３２ ＡｌＮバッファ層
３３ ＩｎＧａＮバッファ層
４ チャネル層
５ キャリア供給層
６ キャップ層
７ ソース電極
８ ゲート電極
９ ドレイン電極
１０ バッファ層
１１ 測定用電極
１２ 測定用電極

Claims (9)

  1. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなることを特徴とする半導体エピタキシャルウェハ。
  2. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上であることを特徴とする半導体エピタキシャルウェハ。
  3. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上、前記ＧａＮバッファ層の厚さが０．５μｍ以上、前記バッファ層の総厚さが０．７μｍ以上であることを特徴とする半導体エピタキシャルウェハ。
  4. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなることを特徴とする半導体エピタキシャルウェハ。
  5. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＡｌＮバッファ層の厚さが０．２μｍ以上であることを特徴とする半導体エピタキシャルウェハ。
  6. 基板の上にバッファ層を有する半導体エピタキシャルウェハにおいて、
    前記バッファ層がＩｎXＧａ1-XＮバッファ層（０≦Ｘ≦１）、ＡｌＮバッファ層、ＧａＮバッファ層を順に形成した構造からなり、且つ前記ＩｎXＧａ1-XＮバッファ層の厚さが０．０１μｍ以上、前記ＡｌＮバッファ層の厚さが０．２μｍ以上、前記ＧａＮバッファ層の厚さが０．５μｍ以上、前記バッファ層の総厚さが０．７１μｍ以上であることを特徴とする半導体エピタキシャルウェハ。
  7. 請求項１乃至６のいずれかに記載の半導体エピタキシャルウェハにおいて、
    上記基板が、サファイア基板又はＳｉＣ基板からなることを特徴とする半導体エピタキシャルウェハ。
  8. 請求項１乃至７のいずれかに記載の半導体エピタキシャルウェハにおいて、
    上記バッファ層における転位密度が１×１０8cm-2以上であることを特徴とする半導体エピタキシャルウェハ。
  9. 請求項１乃至８のいずれかに記載の半導体エピタキシャルウェハ上に、チャネル層、電子供給層、ソース電極、ゲート電極、ドレイン電極を形成し、切り分けることにより作製したことを特徴とする電界効果トランジスタ。
JP2004299821A 2004-10-14 2004-10-14 半導体エピタキシャルウェハ及び電界効果トランジスタ Pending JP2006114652A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004299821A JP2006114652A (ja) 2004-10-14 2004-10-14 半導体エピタキシャルウェハ及び電界効果トランジスタ
US11/097,256 US20060081877A1 (en) 2004-10-14 2005-04-04 Semiconductor epitaxial wafer and field effect rtansistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004299821A JP2006114652A (ja) 2004-10-14 2004-10-14 半導体エピタキシャルウェハ及び電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JP2006114652A true JP2006114652A (ja) 2006-04-27

Family

ID=36179813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004299821A Pending JP2006114652A (ja) 2004-10-14 2004-10-14 半導体エピタキシャルウェハ及び電界効果トランジスタ

Country Status (2)

Country Link
US (1) US20060081877A1 (ja)
JP (1) JP2006114652A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034834A (ja) * 2006-07-25 2008-02-14 Samsung Electro Mech Co Ltd シリコン基板上の窒化物単結晶成長方法、これを用いた窒化物半導体発光素子及びその製造方法
JP2016134613A (ja) * 2015-01-22 2016-07-25 国立大学法人名古屋大学 Ｉｉｉ族窒化物半導体素子とその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP2007095858A (ja) * 2005-09-28 2007-04-12 Toshiba Ceramics Co Ltd 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
EP1921669B1 (en) * 2006-11-13 2015-09-02 Cree, Inc. GaN based HEMTs with buried field plates
WO2010141994A1 (en) * 2009-06-12 2010-12-16 The Silanna Group Pty Ltd Process for producing a semiconductor-on-sapphire article
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
CN111912886B (zh) * 2019-05-08 2022-01-11 华南师范大学 外延片及其制造方法以及电化学传感器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6624452B2 (en) * 2000-07-28 2003-09-23 The Regents Of The University Of California Gallium nitride-based HFET and a method for fabricating a gallium nitride-based HFET
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034834A (ja) * 2006-07-25 2008-02-14 Samsung Electro Mech Co Ltd シリコン基板上の窒化物単結晶成長方法、これを用いた窒化物半導体発光素子及びその製造方法
JP2016134613A (ja) * 2015-01-22 2016-07-25 国立大学法人名古屋大学 Ｉｉｉ族窒化物半導体素子とその製造方法

Also Published As

Publication number Publication date
US20060081877A1 (en) 2006-04-20

Similar Documents

Publication Publication Date Title
JP5406452B2 (ja) 窒化物ベースのトランジスタ及びトランジスタ構造体のキャップ層及び／又は不活性層並びにそれらの製造方法
US9123534B2 (en) Semiconductor device and method of manufacturing the same
US20060081877A1 (en) Semiconductor epitaxial wafer and field effect rtansistor
US8835983B2 (en) Nitride semiconductor device including a doped nitride semiconductor between upper and lower nitride semiconductor layers
US20020113249A1 (en) Semiconductor element
US8878248B2 (en) Semiconductor device and fabrication method
US8378388B2 (en) Semiconductor device having a GaN-based semiconductor layer doped with Fe
US8987015B2 (en) Method for fabricating semiconductor device
US20090065787A1 (en) Compound semiconductor structure
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
JP2008091595A (ja) 半導体装置およびその製造方法
JP2005167275A (ja) 半導体素子
WO2012137781A1 (ja) 半導体積層体及びその製造方法、並びに半導体素子
US9401402B2 (en) Nitride semiconductor device and nitride semiconductor substrate
KR20200066726A (ko) 반도체 장치의 제조 방법, 반도체 장치
JP2006179861A (ja) 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP2009021279A (ja) 半導体エピタキシャルウエハ
JP2006114655A (ja) 半導体エピタキシャルウェハ及び電界効果トランジスタ
WO2018098952A1 (zh) 氮化镓基外延结构、半导体器件及其形成方法
JP2007123824A (ja) Ｉｉｉ族窒化物系化合物半導体を用いた電子装置
US8524550B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP2006196557A (ja) 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP2004289005A (ja) エピタキシャル基板、半導体素子および高電子移動度トランジスタ
TWI277212B (en) Method of converting N face into Ga face for HEMT nitride buffer layer structure
JP2006114653A (ja) 半導体エピタキシャルウェハ及び電界効果トランジスタ