JPS598378A - ＧａＡｓＦＥＴ - Google Patents
ＧａＡｓＦＥＴInfo
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- JPS598378A JPS598378A JP11753382A JP11753382A JPS598378A JP S598378 A JPS598378 A JP S598378A JP 11753382 A JP11753382 A JP 11753382A JP 11753382 A JP11753382 A JP 11753382A JP S598378 A JPS598378 A JP S598378A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はガリウム素電界効果型トランジスタ（ＧａＡｓ
ＦＥＴ）の構造に関するものである。
ＦＥＴ）の構造に関するものである。
ＧａＡｓ ＦＥＴは、Ｇ ａ Ａ ｓの電子移動度が大
きく、既存のシリコンＦＥＴやバイポーラトランジスタ
等に比してはるかに高い周波数帯でも動作することから
、マイクロ波帯で使用する増幅素子としてマイクロ波通
信装置等に多く使用され、著しい発展を遂げてきている
。一般に、ＧａＡｓ ＦＥＴベレットの表面は、電極
金属がＧ ａ Ａ ｓ基板と接触する部分を除き８ｉ０
ｚ等の絶縁膜で履われて保護されているが、これは表面
安定化のための表面パッシベーション膜としての意味と
、さらには多層電極構造における層間絶縁膜としての役
割をはたす場合とがある。
きく、既存のシリコンＦＥＴやバイポーラトランジスタ
等に比してはるかに高い周波数帯でも動作することから
、マイクロ波帯で使用する増幅素子としてマイクロ波通
信装置等に多く使用され、著しい発展を遂げてきている
。一般に、ＧａＡｓ ＦＥＴベレットの表面は、電極
金属がＧ ａ Ａ ｓ基板と接触する部分を除き８ｉ０
ｚ等の絶縁膜で履われて保護されているが、これは表面
安定化のための表面パッシベーション膜としての意味と
、さらには多層電極構造における層間絶縁膜としての役
割をはたす場合とがある。
例えば第１図に平面図を示すＧａＡｓ ＦＥＴの構造
の場合、ソース電極金属１とゲート電極金属２とが交叉
するクロスオーバ一部３が必要であるが。
の場合、ソース電極金属１とゲート電極金属２とが交叉
するクロスオーバ一部３が必要であるが。
このソース電極金属とゲート電極金属との間には、少な
くとも数千オングストローム厚の絶縁膜が層間絶縁膜と
して必要である。また、ゲート電極をホトレジストリフ
トオフ法を用いて形成する場合には、金属のリフトオフ
を容易にするために、一般にホトレジスト下にスペーサ
ー用の絶縁膜をあらかじめ形成しておく場合が多い。こ
の様に、絶縁膜が多層に存在し、その厚さが約１μｍ近
くになっているために、従来より絶縁膜をエツチングし
て開口した部分において、開口部と該絶縁膜との段差に
より、該開口部及び該絶縁膜上に形成した金属が断線す
る故障がしばしは生じていた。また、ボンディング用金
属ｔ Ｔ１法を用いて金メッキする事によｐ形成する場
合、上記絶縁膜段差での金メツキ電流バス用のチタンの
断切れによシ、金メッキがなされなかったり、金メツキ
表面が黒変したりする金メツキ異常が生ずる場合もあっ
た。
くとも数千オングストローム厚の絶縁膜が層間絶縁膜と
して必要である。また、ゲート電極をホトレジストリフ
トオフ法を用いて形成する場合には、金属のリフトオフ
を容易にするために、一般にホトレジスト下にスペーサ
ー用の絶縁膜をあらかじめ形成しておく場合が多い。こ
の様に、絶縁膜が多層に存在し、その厚さが約１μｍ近
くになっているために、従来より絶縁膜をエツチングし
て開口した部分において、開口部と該絶縁膜との段差に
より、該開口部及び該絶縁膜上に形成した金属が断線す
る故障がしばしは生じていた。また、ボンディング用金
属ｔ Ｔ１法を用いて金メッキする事によｐ形成する場
合、上記絶縁膜段差での金メツキ電流バス用のチタンの
断切れによシ、金メッキがなされなかったり、金メツキ
表面が黒変したりする金メツキ異常が生ずる場合もあっ
た。
本発明は絶縁膜段部における金属の断線がなく、また金
メツキ異常も生じない半導体装置の絶縁膜の構造を提供
することを目的とするものである。
メツキ異常も生じない半導体装置の絶縁膜の構造を提供
することを目的とするものである。
本発明によれば、半導体基板上又は電極全極上に二層以
上の絶縁膜を有し、該絶縁膜全エツチングする所定のエ
ツチング液に対して、上層には下層の絶縁膜よシもエツ
チング速度がはやい絶縁膜を形成した事を特徴とする。
上の絶縁膜を有し、該絶縁膜全エツチングする所定のエ
ツチング液に対して、上層には下層の絶縁膜よシもエツ
チング速度がはやい絶縁膜を形成した事を特徴とする。
本発明によれは多層絶縁膜の厚さが１μｍ以上の場合で
あっても、該多層絶縁膜をエツチングして開口部を形成
した時の構造は、上層の絶縁膜のエツチング速度が下層
の絶縁膜のエツチング速度よりもはやいために、該絶縁
膜開口部の側面が階段上となる。従って従来急峻な段差
のために発生していた金属の断ｍを防止する事ができ、
特性・外観がすぐれた半導体装置を得る事ができる。
あっても、該多層絶縁膜をエツチングして開口部を形成
した時の構造は、上層の絶縁膜のエツチング速度が下層
の絶縁膜のエツチング速度よりもはやいために、該絶縁
膜開口部の側面が階段上となる。従って従来急峻な段差
のために発生していた金属の断ｍを防止する事ができ、
特性・外観がすぐれた半導体装置を得る事ができる。
次に、本発明の一実施例を図面を参照して、よシ詳細に
説明する。
説明する。
ＧａＡｓウェハー４に、ゲート電極金属をリフトオフ法
で形成するために、シリコン酸化膜５をＣＶＤ法にて３
，０ＯＯＡ被着する。ホトレジストでゲート電極形成予
定地のパターニングを行い、バッフアート弗酸（ＨＦ：
ＮＨｐ＝ｌ ：６）を用いてゲート電極部のＳ Ｔ０２
を除去してＧ ａ Ａ ｓ基板を露出された後、ゲート
電極金属としてアルミニウム６を５．０ＯＯＡ真空蒸着
し・さらに有機溶剤を用いてゲート電極形成予定地のみ
にアルミニウムを残して、ホトレジスト及びホトレジス
ト上のアルミニウムを除去する（第２図）。
で形成するために、シリコン酸化膜５をＣＶＤ法にて３
，０ＯＯＡ被着する。ホトレジストでゲート電極形成予
定地のパターニングを行い、バッフアート弗酸（ＨＦ：
ＮＨｐ＝ｌ ：６）を用いてゲート電極部のＳ Ｔ０２
を除去してＧ ａ Ａ ｓ基板を露出された後、ゲート
電極金属としてアルミニウム６を５．０ＯＯＡ真空蒸着
し・さらに有機溶剤を用いてゲート電極形成予定地のみ
にアルミニウムを残して、ホトレジスト及びホトレジス
ト上のアルミニウムを除去する（第２図）。
次に、ホトレジストを用いてソース及びドレイン電極形
成予定地のパターニングを行い、バッフアート弗酸ヲ用
いて５ｉｆ２を除去してＧａＡｓ基板を露出した後、オ
ーミック金属として金ゲルマニソム゛ｌτ１５υυＡモ
リＶＣ＝ッグル８會４００Ａ＾を蒸着し、有機溶剤にて
ソース及びドレイン電極形成予定地のみに金ゲルマニウ
ム・ニッケルを残してリフトオフする。さらに金ゲルマ
ニウム・ニッケルは水素雰囲気にて４００°Ｃの熱処理
によシ金ゲルマニウムとＧ ａ Ａ ｓを合金化してオ
ーム性となる様にする（第３図）。
成予定地のパターニングを行い、バッフアート弗酸ヲ用
いて５ｉｆ２を除去してＧａＡｓ基板を露出した後、オ
ーミック金属として金ゲルマニソム゛ｌτ１５υυＡモ
リＶＣ＝ッグル８會４００Ａ＾を蒸着し、有機溶剤にて
ソース及びドレイン電極形成予定地のみに金ゲルマニウ
ム・ニッケルを残してリフトオフする。さらに金ゲルマ
ニウム・ニッケルは水素雰囲気にて４００°Ｃの熱処理
によシ金ゲルマニウムとＧ ａ Ａ ｓを合金化してオ
ーム性となる様にする（第３図）。
次に表面パッシベーション膜及びゲート電極とソース・
ドレイン電極上層金属との層間絶縁膜として、ＣＶＤ法
によシリコン酸化膜９を３．００ ＯＡさらにその上に
Ｓ Ｔ０２１０ ｋ ３，０ＯＯＡ連続して被着する（
第４図）。
ドレイン電極上層金属との層間絶縁膜として、ＣＶＤ法
によシリコン酸化膜９を３．００ ＯＡさらにその上に
Ｓ Ｔ０２１０ ｋ ３，０ＯＯＡ連続して被着する（
第４図）。
ゲート・ソース・ドレイン電極の導通を得るたメニ、各
電極の一部を開口するパターニングをホトレジスト１１
で行った後、バッフアート弗酸（１−ｉＦ ： ＮＨＦ
二層：６）にて５ｉ０２及びシリコン窒化膜をエツチン
グし各電極金属を露出させる。このエツチングの際５ｉ
０２とシリコン窒化膜は、エツチング速度の差が約５倍
であるために（８ｉ０２のエツチング速度−１００Ａ／
ｓｅｅ 、シリコン窒化膜のエツチング速度−２０Ａ
／ ｓｅｃ ） シリコン窒化膜のサイドエッチ量
に比して８ｉ０ｚのサイドエッチ量が大きくその断面形
状は、いわゆる階段上となる（第５図）。たとえば本実
施例の場合、８ｉ０ｚのサイドエッチ量−５μｍに対し
シリコン窒化膜の 。
電極の一部を開口するパターニングをホトレジスト１１
で行った後、バッフアート弗酸（１−ｉＦ ： ＮＨＦ
二層：６）にて５ｉ０２及びシリコン窒化膜をエツチン
グし各電極金属を露出させる。このエツチングの際５ｉ
０２とシリコン窒化膜は、エツチング速度の差が約５倍
であるために（８ｉ０２のエツチング速度−１００Ａ／
ｓｅｅ 、シリコン窒化膜のエツチング速度−２０Ａ
／ ｓｅｃ ） シリコン窒化膜のサイドエッチ量
に比して８ｉ０ｚのサイドエッチ量が大きくその断面形
状は、いわゆる階段上となる（第５図）。たとえば本実
施例の場合、８ｉ０ｚのサイドエッチ量−５μｍに対し
シリコン窒化膜の 。
サイドエッチ量−１μｍｏＬかる後ホトレジストを有機
溶剤にて除去し、ウェハー全面にチタニウム１２を５０
ＯＡ真空蒸着にて被着する。さらにゲート電極ボンティ
ングパッド及びソース参ドレイン電極のパターニングを
ホトレジストにて行い、々真空蒸着にて連続して被着し
、有機溶剤にてり７トオフする。さらにゲート電極ポン
ディングパッド及びソース書ドレイン電極のパターニン
グをホトレジストにて行い、金メッキ１５を約２μｍ施
す。ホトレジストを有機溶剤にて除去し、Ｔｉエツチン
グを硫酸にて行う（第６図）。この様にして製作したＧ
ａＡｓ ＦＥＴウェハーは、Ｓ ｉＯｚ及びシリコン窒
化膜の段差部でのチタン・白金の断線もなくまた金メッ
キの黒変を生ずることなく、良好な特性・外観を得る事
ができた。
溶剤にて除去し、ウェハー全面にチタニウム１２を５０
ＯＡ真空蒸着にて被着する。さらにゲート電極ボンティ
ングパッド及びソース参ドレイン電極のパターニングを
ホトレジストにて行い、々真空蒸着にて連続して被着し
、有機溶剤にてり７トオフする。さらにゲート電極ポン
ディングパッド及びソース書ドレイン電極のパターニン
グをホトレジストにて行い、金メッキ１５を約２μｍ施
す。ホトレジストを有機溶剤にて除去し、Ｔｉエツチン
グを硫酸にて行う（第６図）。この様にして製作したＧ
ａＡｓ ＦＥＴウェハーは、Ｓ ｉＯｚ及びシリコン窒
化膜の段差部でのチタン・白金の断線もなくまた金メッ
キの黒変を生ずることなく、良好な特性・外観を得る事
ができた。
以上本発明の実施例として特定な材料・特定な条件下で
説明したが、本技術思想からもこれらに限定される事は
なく、たとえば絶縁膜が５ｉ（Ｊ２とシリコン窒化膜と
いう組み合わせとは別に、上層絶縁膜のエツチング速度
が下層絶縁膜のエツチング速度よυ速いすべての絶縁膜
に対して全く同様に適用でき、とくにＧａＡｓ ＦＥ
Ｔのゲートとソースとのクロスオーバ一部に有効である
。
説明したが、本技術思想からもこれらに限定される事は
なく、たとえば絶縁膜が５ｉ（Ｊ２とシリコン窒化膜と
いう組み合わせとは別に、上層絶縁膜のエツチング速度
が下層絶縁膜のエツチング速度よυ速いすべての絶縁膜
に対して全く同様に適用でき、とくにＧａＡｓ ＦＥ
Ｔのゲートとソースとのクロスオーバ一部に有効である
。
第１図は、クロスオーバ一部のあるＧａＡｓＦＥＴウェ
ハーの平面図、第２図は、リフトオフにてゲート形成後
の（） ａ Ａ ｓウェハーの断面図、第３図は、金ゲ
ルマニウム舎ニッケル蒸着すフトオフ彼の（） ａ Ａ
ｓウェハーの断面図、第４図は、シリコン窒化膜及び
５ｉＯｚ被着後のＧａＡｓウエノ・−の断面図第５図は
、シリコン窒化膜及びＳ ｉ０２をエツチングしてその
断面形状が階段状となっているＧａ Ａ ｓウェハーの
断面図、第６図は、Ｔｉ全面蒸着後、’ｆ’ｉ／Ｐｔを
リフトオフにと形成し、選択金メッキにて金電極形成後
Ｔｉエツチングを行って完成したＧａＡｓ ＦＥＴウ
ェハーの断面図。 １・・・・・・ソース電極、２・・・・・・ゲート電極
、３・・・・・クロスオーバ一部、４・・・・・・Ｇａ
ｋｓｓ ５・・・・・・Ｓ ｉｏｚ、６・・・・・・ｌ
（アルミニウム）、７・・・・・・ＡｕＧｅ（金ゲル
ブニウム）、８・・・・・・Ｎｉにッケル）、９・・・
シリコン窒化膜、１０・・・・・・８ｉ０２．１１・・
・・・・ＰＲ（ホトレジスト）、１２・・・・Ｔｉ
（チタニウム）（メッキパス用）、１３・・・・・・Ｔ
ｉ （チタニウム）、１４−−・・、−Ｐｔ （白
金）、１５−−−−−−Ａｌｌ （金）第２図 第 ′３ 区 第、４−区 第５ 図
ハーの平面図、第２図は、リフトオフにてゲート形成後
の（） ａ Ａ ｓウェハーの断面図、第３図は、金ゲ
ルマニウム舎ニッケル蒸着すフトオフ彼の（） ａ Ａ
ｓウェハーの断面図、第４図は、シリコン窒化膜及び
５ｉＯｚ被着後のＧａＡｓウエノ・−の断面図第５図は
、シリコン窒化膜及びＳ ｉ０２をエツチングしてその
断面形状が階段状となっているＧａ Ａ ｓウェハーの
断面図、第６図は、Ｔｉ全面蒸着後、’ｆ’ｉ／Ｐｔを
リフトオフにと形成し、選択金メッキにて金電極形成後
Ｔｉエツチングを行って完成したＧａＡｓ ＦＥＴウ
ェハーの断面図。 １・・・・・・ソース電極、２・・・・・・ゲート電極
、３・・・・・クロスオーバ一部、４・・・・・・Ｇａ
ｋｓｓ ５・・・・・・Ｓ ｉｏｚ、６・・・・・・ｌ
（アルミニウム）、７・・・・・・ＡｕＧｅ（金ゲル
ブニウム）、８・・・・・・Ｎｉにッケル）、９・・・
シリコン窒化膜、１０・・・・・・８ｉ０２．１１・・
・・・・ＰＲ（ホトレジスト）、１２・・・・Ｔｉ
（チタニウム）（メッキパス用）、１３・・・・・・Ｔ
ｉ （チタニウム）、１４−−・・、−Ｐｔ （白
金）、１５−−−−−−Ａｌｌ （金）第２図 第 ′３ 区 第、４−区 第５ 図
Claims (1)
- ソース電極とゲート電極とが少なくとも二層の絶縁膜を
介して多層配剥されており、上層の絶縁膜は下層の絶縁
膜よシもエツチング速度がはやい事を特徴とするＧａＡ
ｓ ＦＥＴ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11753382A JPS598378A (ja) | 1982-07-06 | 1982-07-06 | ＧａＡｓＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11753382A JPS598378A (ja) | 1982-07-06 | 1982-07-06 | ＧａＡｓＦＥＴ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598378A true JPS598378A (ja) | 1984-01-17 |
Family
ID=14714141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11753382A Pending JPS598378A (ja) | 1982-07-06 | 1982-07-06 | ＧａＡｓＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61171172A (ja) * | 1985-01-25 | 1986-08-01 | Fujitsu Ltd | Ｍｅｓｆｅｔの製造方法 |
| JPS6395674A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-07-06 JP JP11753382A patent/JPS598378A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61171172A (ja) * | 1985-01-25 | 1986-08-01 | Fujitsu Ltd | Ｍｅｓｆｅｔの製造方法 |
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