JPH03142970A - バイポーラーヘテロ接合トランジスタと埋め込み抵抗の両方又はいずれか一方を含む半導体集積回路を製造する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はバイポーラ−ヘテロ接合トランジスタと埋め込
み抵抗とを含む半導体集積回路を製造する方法に関する
もので、該方法はそのうちの少なくとも一つがヘテロ接
合であるｐ−ｎ接合を形成する交互の導電型のいわゆる
第１、第２及び第３半導体層を半導体基板上に形成する
工程を少なくとも含む。

本発明は更に集積回路にしばしば必要な低い値の埋め込
み抵抗の製造にも関連している。

本発明は、例えば■〜■族の材料の基板上あるいは珪素
の基板上に■〜Ｖ族の材料の層によって形成される、高
速且つ低電力消費の集積回路の製造に用いられる。

（従来の技術） 非プレーナ−バイポーラ−ヘテロ接合トランジスタ（以
下ＨＢＴ　　｝ランジスタとも称する）を製造する方法
は米国特許第４７３１３４０号明細書からすでに知られ
ている．この既知の方法によると、エミツタ上にベース
接触の自己整列を得るために離昇技術が用いられている
。ベース接触に隣接してエミッタを規定するフォトレジ
ストマスクが、半導体材料のバイポーラ−ヘテロ接合を
構成するのに適する支持体上に形成される。ベース接触
が上側半導体層を通してヘテロ接合までエツチングする
ことにより形成され、金属が前記ヘテロ接合の下側半導
体層上に置かれる。誘電体がそれから前に形成されたベ
ース接触上に置かれ、それからフォトレジストマスクが
除去され、それらが望ましくない領域内からの誘電体の
、及び金属の離昇の技術を構成する。この瞬間において
、ベース接触がやはり誘電体により覆われると言う事実
によって、エミッタ接触が形成され得る。この方法は最
深層までの開口の形成と該層上のコレクタ接触の形成と
により終結される。

この方法は、エミッタ領域上にベースの自己整列を得る
こと、及びそれから極めて臨界的ではない方法によりエ
ミッタ接触を形成することの利点を提供する。更にその
上、エミッタの縁が誘電体により保護されている。

しかしながら、この方法はベース接触に充分接近してコ
レクタ接触を形成しない欠点を有し、その結果としてこ
のトランジスタに付随する寄生固有要素及び特に、ベー
ス−コレクタ容量が増大される。

さて、寄生要素はこのＨＢＴ　）ランジスタの速度を大
幅に減少させる。他方、゛その速度にも影響するＩＩＨ
Ｔ　　）ランジスタの電力消費を低減するためにＢＩＩ
Ｔ　　）ランジスタの寸法を低減することが重要である
。

（発明が解決しようとする課題） それ故に、本発明の目的は、ベースばかりでなくエミッ
タも自己整列されるが、高価あるいは非再現性の複雑化
したマスキング方法を用いることなくベース〜コレクタ
距離が低減されるＢＨＴ　　ｌ−ランジスタを製造する
方法を提案することである。

本発明のもう一つの目的は、特性が改善されたＨＢＴ　
　トランジスタを製造する方法を提供することである。

本発明のもう一つの目的は、このＨＢＴ　　）ランジス
タと同じ製造工程の間に形成される埋め込み抵抗を製造
する方法を提案することである。ＨＢＴ）ランジスタを
製造する工程と共同で行われるこの方法は、そのような
トランジスタと低い値の抵抗との両方を含む集積回路の
製造において、時間の利得を得るのを可能にする。

（課題を解決するための手段） 本発明の目的は、冒頭に記載した方法及び更にその上、
次の工程： ａ）第１マスクの回りで第３半導体層を第２層までエツ
チングすることによりエミッタを形成して、それが高さ
ｙｌを有する浮き彫りとなる工程、ｂ）エミッタの表面
に開口を有する第１の一様な誘電体層Ｄ１を形成する工
程、 Ｃ）コレクタを限定するいわゆる第２マスクＨ１の開口
内でこの第１の誘電体層Ｄ１と第２半導体層とを第１半
導体層までエツチングし、コレクタに対して条件ｙ＋＜
ｘｔ／２を満たす横断寸法×、を有する空洞を形成し、
且つそれからそのマスクを除去する工程、 ｄ）いわゆる金属エミッタとコレクタとの接触層Ｃ３を
置く工程、 ｅ）第１の誘電体層Ｄ１と同じ速度でエツチングされ得
る材料の中から選択され且つ条件ｙ＋＜Ｖｚ＜ｘ＋／２
を満たす厚さｙ２を有するいわゆる第３の誘電体層り、
を一様に置き、且つそれから平面化層Ｄ４を置く工程、 ｒ）この装置を第１の誘電体層Ｄ１の上側レベルまで平
面化する工程、 ｇ）誘電体ＮＤｌと口、及びＤ４を第２半導体層までエ
ツチングし、第４層Ｄ４のエツチング速度は第１ＨＤ、
と第３層Ｄ１とのエツチング速度よりも高く、工藁ツタ
浮き彫りの縁とコレクタの空洞の縁とは第１の誘電体層
ＤＩと第３の誘電体１ｏｓとにより保護されてそのまま
である工程、 ｈ）エミッタ上に自己整列されるベースを規定するマス
クの開口内にいわゆる第２金属ベース接触層Ｃ，を置く
工程、 を具えることを特徴とする方法とによって達成され得る
。

（実施例） 本発明を容易に実施できるようにするため、本発明を添
付の図式的図面を参照してもっと完全に説明する。

一実施例において、バイポーラ−ヘテロ接合トランジス
タを製造する方法は以下の、平面図で充放したＨＢＴ　
　ｌ−ランジスタを示す第１ａ図の■〜■軸上で取った
断面図である第２ａ図〜第２０図に示したａ）結晶格子
を適用するための層を設けられた好都合な半絶縁性砒化
ガリウム（ＧａＡｓ）、珪素（Ｓｉ）の、半導体材料の
基板１０を形成する（第２ａ図参照）工程、 ｂ）前記第２ａ図に示したように、エビタクシ−の普通
の方法により、例えば第１ｎ型層１１、第２ｐ型層１２
及び第３ｎ型Ｊｉｉ１３の異なる導電型の層のトラック
を形成する工程、 の工程を具えている。

第１ｎ型層１１は、層１１ａに対しては約５×１０１８
ａ　ｔ／ｃ−でドープされ且つ０．５μ曽の厚さを有す
るｎ゛型と、層１１ｂに対しては５　Ｘｌ０１ｈａｔ／
ｃｏ＋’ｔ’　Ｆ−プされ且つ約０．５μｍの厚さを有
するｎ−層との二つの重畳された層１１ａとｌｌｂとか
ら形成され得る。

これらの層は好適には砒化ガリウム（ＧａＡｓ）から成
ると良い。

第２Ｐ型層１２は二つのＮ１２ａと１２ｂとから形成さ
れ得て、このＪｉｌｌａは好適には１０１９ａｔ／ｃｍ
’でドープされ且つ０．１ａｍの厚さを有するｐ゛型の
砒化ガリウム（ＧａＡｓ）から戒り得て、ｌ！！ｌｌｂ
は計画的にはドープされず且つ０．０１μｍの厚さを有
する砒化ガリウム（ＧａＡｓ）から好適に戒り得る。こ
の変形が第６図における断面図に示されている。

第３ｎ型層１３は、好適には砒化ガリウム（ＧａＡｓ）
から戒る、層１３ａに対しては５　Ｘｌ０Ｉ７ａｔ／ａ
ｍ”でドープされ且つ０．２μｍの厚さを有するｎ型と
、層１３ｂに対しては５　×１０１８ａｔ／ｃ−でドー
プされ且つ０．２μｍの厚さを有するｎ０型との二つの
層１３ａと１３ｂとから形成され得る。

厚さとドーピングとは例として与えられたものである。

第２ａ図は第６図よりももっと単純化された形での層１
１．１２及び１３のシステムの断面図である。

更にその上ヘテロ構造を形成するために、層１３ａは好
適には砒化ガリウムアル亀ニウム（ＧａＡＩＡｓ）から
成ると良い、この目的のために、それも二つの重畳され
た層により構威され得て、第１層１３ａ、はＯから２５
％まで徐々に増加するアルミニウムの濃度を含み且つ約
０．０３μ請の厚さを有しており、第２層１３ａ２は２
５％のアルミニウムを含み且つ約０．２μｍの厚さを有
する（第６図参照）。

これらの層１１．１２及び１３は、例えば分子線エビタ
クシ−又は有機金属エビタクシ−あるいはこの技術に熟
達した人々には既知のなんらかの他の方法のようなエピ
タキシー法により形成され得る。

Ｃ）第２ａ図に示した装置上に誘電体層１９を置き、そ
れからマスクＭｌを形成するためにフォトラッカー層２
０を置く工程、 誘電体層１９は好適には１ハ以上の厚さを有するシリカ
（ＳｉＯ□）であると良い。ラッカーＪｉｉ２０は好適
には約１．５μｍの厚さを有すると良い。

この技術に熟達した人々にには知られた普通の方法によ
り層２０によって形成されたマスクＭ１は、第２ｃ図に
示されたような絶縁領域Ｉｓの形成の間、このＨＢＴ　
　）ランジスタの将来の活性領域を保護するために設け
られる。誘電体層１９はそれから好適にはドライエツチ
ングにより、例えばＣＨＰ、ガスとＳＦ、ガスとによっ
て、半導体材料の層１３（例えば１３ｂ）の上＃面まで
エツチングされる。

残りの誘電体層１９がマスクＤ０を構威し、マスクＭ１
がその上に設けられる。かくして構成された装置はそれ
から次の工程を受ける。

ｄ）第２ｃ図に示したように、ＤｏとＨ６とにより保護
された領域の回りの絶縁領域を形成するために陽子注入
即ち例えば硼素の深い注入工程であって、その領域がこ
のトランジスタの活性領域を構威し、続いて、この段階
でマスクＭ１が除去される工程。

ｅ）第２ｃ図に示したように、例えば約ｌｕｍの厚さを
有する光電感度性ラッカー２ｏによって、誘電体層Ｄ０
の表面でマスクＭ２を形成する工程。

このマスクＭ８はこのＨＢＴ　　トランジスタの工Ｑ７
り１３ａと１３ｂとを制限するように企図されている。

このマスクＭ２の寸法は、好適には第２Ｃ図の断面図（
第１ａ図の■〜■軸上で取られた断面図）の平面内で０
．５μ鴎と数ξクロンとの間にあり、垂直方向では１μ
ｍと数十ミクロンとの間にあると良い。

第２ｄ図に示したように、この装置はそれからマスクＭ
ｇの回りでエツチング処理を受ける０層Ｄ０がドライ又
はウェットエツチング処理を最初に受ける。続いて、Ｇ
ａＡｓの層１３ｂとＧａＡｌＡｓの層１３ａとがドライ
又はウェットエツチング工程を受け、このドライエツチ
ング工程は例えばＣＣＩ！Ｆ□、５ｉＣ１，、ＣＩ！、
８Ｃ１２及びＣＯ２Ｈ２と混合されたそれらの誘導体の
ような塩素化ガスによって達成され得る。

エツチング処理の残りの部分は層１２即ちＧａＡｓでで
きたｐ型のベース層上で、あるいは場合によってはこの
層内で（第２ｄ図参照）達成され得る。

この工程の終わりに、誘電体Ｄ０がシリカである場合に
は、それは例えば弱く希釈されたＨＦの化学浴によって
除去される。

誘電体Ｄ０が窒化珪素（ＳｉＮ）である場合には、それ
は残されてもよい、上に層Ｄ１の残りの部分Ｄ□が置か
れたエミッタパッド１３ａと１３ｂとは、そのとき大体
１．５μｍの高さｙＩを有する。

ｆ）第２ｅ図に示したように、例えばシリカ（Ｓｔ（ｈ
）の一様な層として置かれる形式の材料の誘電体層り、
を置く工程、この層Ｄ＋’の厚さはこのとき工逅ツタパ
ッド２１の表面においても１１２の表面におけるのと同
じく大きい。

この層は工程ｅ）において形式された、上に残りのマス
クＤ□が置かれ得るエミッタパッド２１の高さｙｌを超
過する厚さｅｌを有さねばならず、それは約６００ｎａ
＋の最小厚さとなる。

この厚さｅ、は、それが後でこのＨＢＴ　　トランジス
タのベース２３とそれのエミッタ２１との間の距離を規
定すると言う事実によって、特に重要である。

層Ｄ１に対して最も好都合な厚さｅ、は、Ｍ２により覆
われ得るエミッタパッドの高さｙｌの２倍とほぼ等しい
。　ｅ＋＝２Ｖ＋ ｇ）第２ｅ図に示したように、流体形状で延在する形式
の誘電体層Ｄａｂ例えばエポキシ樹脂又は光電感度性ラ
ッカーを置く工程、光電感度性ラッカーはそれの光電感
度性のために用いられるのではなくて、一方では平面化
特性を有する層として、また他方では層Ｄ１のエツチン
グ特性と異なるエツチング特性を有する層として用いら
れる。更にその上、前述のごとく少なくとも小さい寸法
を有する工逅ツタ上では、その誘電体層はエミッタと同
じレベルに置かれたこの装置の他のパターン上よりも小
さい厚さで一面に延在し、且つエミッタよりも大きい寸
法を有する。

本発明の目的に合致させるために、このラッカーＤ、は
、普通のマスクとしての使用に対してこの技術に熟達し
た人々に知られた通常の動作条件での絶縁エネルギーよ
りも少なくとも４倍強い照射を受は得る。その後、この
層は約９０°Ｃ〜１８０℃の引き続く焼結工程を受ける
。

ｈ）第２ｅ図に示したように、層０１の表面がエミッタ
パターンの上に現れるまで、例えばＳＦ＆ガスとＣＨＦ
３ガスとによるＲＩＥエツチングにより層Ｄ２を一様に
エツチングする工程で、それからエミッタパッドの上側
表面（例えばり、Ｉが存続する場合にはＤ（１１の上側
表面）が現れるまで、層Ｄ２のエツチング速度を超える
ＭＤＩのエツチング速度で同時に層Ｄ１とｎ２とを選択
的にエツチングする。この方法が第２ｆ図に示したよう
に、同じレベルに置かれたこの集積回路の他のパターン
に対して小さい寸法のパターンを有するパターン上で排
他的に層Ｄ□を暴露することを許容する。

小さい寸法を有するパターンの中でエミッタパッド１３
ａと１３ｂとが見出され、従ってそのエミッタパッドの
上にＤ□が暴露される。

この工程ｈ）の最後においてこの装置の組立品が、第２
ｆ図に示したように、エミッタのようなパターン上に小
さい深さを有する皿の形状の開口２７ａを有する誘電体
のｌＩｏ＋により保護されていることは注目されるべき
である。

ｉ）第２ｇ図に示したように、このＨＢＴ　　）ランジ
スタのコレクタ２２と、場合によってはこの集積回路用
の抵抗（第３図参照）とを制限する開口２８を有するマ
スクＨ１を形成する工程。

ｊ）第２ｈ図に示したように、マスクＨ５の開口２８内
で、例えばＤ２がシリカ（Ｓｉ（ｈ）より成る場合には
ＳＦ＆ガスとＣＨＦ３ガスとによって半導体材料の、即
ち上述の例においてはｐ導電型のベースＮ１２の表面ま
で、誘電体ＮＤ、をドライエツチングする工程で、その
とき第２ｈ図に示したように、ｐ型のＪｉ１２とｎ型の
層１１　（ｌｌｂ）とをエツチングし、ｎ゛型の層１１
ａの表面で、あるいはこの層内で（それに加えて数＋ｎ
ｍ）このエツチング処理を停止する。半導体材料１２と
１１とをエツチングするこの工程は上述したような塩素
化ガスによったドライにより、あるいは例えばｎ、ｏ、
と混合されたクエン酸によったウェットエツチングによ
り達成され得る。

本発明に従った方法により、埋め込み抵抗と名付けられ
た、低い値の抵抗ＲがＨＢＴ　　）ランジスタと同時に
形成され得ることは注目されるべきである。抵抗Ｒを製
造する方法は第４図の軸ＡＡ’上で取られた断面図にお
ける第３ａ図〜第３ｄ図と、第４図の軸ＢＢ’上で取ら
れた断面図における第３ｅ図〜第３ｈ図に示されている
。第４図の平面図に示したこれらの抵抗は、第３図に示
したようにＧａＡｓのｎ０型の層１１ａによって形成さ
れる。これらの抵抗はｎゝ型の層１１ａのドーピングに
依存する値を有する。この方法により、典型的な抵抗は
大体２０Ω／口の値で得られる。平面図で第４図に示し
たような抵抗を形成するために、第３ａ図〜第３ｄ図に
示したまうなＨＢＴ　トランジスタを形成する工程の間
に、マスクＨ１は後の開口３０が形成されるように（第
４図、第３ａ図〜第３ｄ図参照）適当にパターン化され
る。特に、マスクＨ１は抵抗Ｒの領域内で軸ＡＡ’に従
って寸法に□＜　Ｘ　、を超えない開口を有し、更にそ
の上、この層の開口３０がｎ゛型の層１１ａまで設けら
れた後に、この開口３０はこのＨＢＴ　）ランジスタを
形成する次の工程が実行され得るようにマスクＭ３１に
よって保護される。マスクＨ０の厚さは、将来の抵抗Ｒ
の位置を保護するために実質的に、即ち大体２〜２．５
μ鴫の厚さでなければならぬ。

ｋ）第２ｊ図に示したように、開口２７ｂを形成してい
るエツチングパッド上の残っている誘電体Ｄ・１を最終
的に除去する工程で、それから第２に図に示したように
、コレクタ層１１ａ上にこのＨＢＴ　）ランジスタのｎ
型のオーミック接触を形成するため、及び抵抗Ｒの端末
の接触３２を形成するために層Ｃ１を設置する。

誘電体ＤｌｌｌがＳｉＮである場合には、それは工逅ツ
タバッド２１の表面に現れるｎ″ｉ　（１３ｂ）を妨害
しないために、比較的弱いドライエツチングにより除去
される。好適にはＣＦ４ガスが用いられる（第２ｊ図参
照）。

オー果ツク接触ＣＩはそれ故に次の開口内に置かれる（
第２ｈ図、第３ｂ図、第３ｅ図及び第４図参照）。

−コレクタを規定する開口２９、 一軸ＢＢ’に沿って見たマスク？Ｉｓ＋の両側の層１１
ａの表面における開口３３（即ち抵抗用の開口）。

第３ｅ図においては、後の堆積物が前記抵抗Ｒの接触接
続の端部３２を形成するように企図委れている。第３ｂ
図においては、抵抗に隣接するコレクタ開口２９と受取
Ｃ８とが示されている。

−エミッタバッド１３ａと１３ｂとの上の層Ｄ１内の開
ロアｂ０ 層ＣＩを形成するための金属は、金ゲルマニウム（＾ｕ
−Ｇｅ）合金の真空内気化又は陰極スパッタリングによ
るのに続いて、ニッケルの層の蒸着又はスパッタリング
によって都合よく置かれ、その後合金＾ｕ−Ｇｅ−Ｎｉ
が約４００’Ｃ〜４５０°Ｃにおいて形成される。

このＮＣ１の厚さは都合よ＜０．１〜０．５μｍになる
。

■）第２１図に示したように、誘電体の層Ｄ３を置く工
程。

この層は抵抗Ｒ上にも置かれる（第３Ｃ図参照）。

この目的のために、マスクＨ０がその前に除去されて、
かくしてそれがこの領域内でのＣ１の離昇となる。この
層ｏｔ４よ好適にＰｉＩＣＶＤ又はＣｖＤの名のもとに
この技術に熟達した人々に知られた方法により置かれた
シリカ（Ｓｔｏｗ）から成る。この層はその時ｙ２＜ｅ
＋　＜ｘ＋／２ のような一様な厚さＶｔを有する。

ここで、Ｘ、≧３μ蹟は、接触Ｃ８がコレクタの相互接
続により形成されなければならぬ場合には、コレクタ２
２の形成を許容された開口２９の横断寸法であり、且つ
ここですべてのその他の場合には、Ｘ、又はｘ２く３μ
論である。

誘電体層Ｏ１の設置は、第２１図に示したように、工程
ｇ）の間と同じ方法で処理された光電感度性ラッカーか
ら都合よく戒る誘電体層Ｄ４の設置により追従される。

この層も抵抗Ｒ上に置かれる（第３ｃ図参照）。

ｍ）第２ｍ図に示したように、一様な方法において弗素
化ガスによるドライエツチングにより層り。

及びＤ４をエツチングする工程、二つの誘電体のエツチ
ング速度はそれ故に同じであるように選択される。この
エツチング工程は金属層ＣＩの上側レベルまで行われる
。

ｎ）金属ＮＣ３をイオン機械加工する工程（第２ｍ図参
照）、このイオン機械加工工程は機械的なエツチング工
程である。その中で層ＣＩが先の工程後も残っている誘
電体り、により保護されている工電ツタ領域を除いて、
金属層Ｃ，が誘電体層Ｄ１の組立品上でこの方法により
回収される。抵抗Ｒが同じ方法で処理される。

０）第２ｎ図に示したように、ドライエツチングにより
誘電体り、Ｄｔ、Ｄａをエツチングする工程で、抵抗Ｒ
が同じ方法で処理される。

既に述べたように、同じ材料、好適にはシリカ（Ｓｔｏ
ｗ）である誘電体Ｄ１とＤ１とは同じ速度でエツチング
されねばならない。

誘電体Ｄ４のエツチング速度は、コレクタ接触２２上の
開口２４を、場合によっては抵抗Ｒの接触接続のパッド
３２上の開口３１を得るために（第２ｎ図、第３ｇ図参
照）、ＤＩとＤ１とのエツチング速度よりも高くなけれ
ばならない。

この工程の終わりにおいて、誘電体Ｄ１の保護がニジツ
タパッド１３ａ、１３ｂの縁にそって残存している。こ
の保護が次の工程においてこの）ＩＢＴ　）ランジスタ
のベース接触２３の自己整列を促進する（第２０図及び
第１ｂ図参照）。

Ｐ）第２０図に示したように、このＨＢＴ　　）ランジ
スタのベースを規定する自由開口２５を残すマスクＭ４
を形成する工程、これらのベース接触２３は上述の例で
はｐ型の接触である。このベース接触は、第１ｂ図に示
したように、金属層Ｃ３により構成され得て、それはこ
の装置の組立品上及び特に開口２５内及び超過厚さ２７
を加えた金属ＣＩの工ごツタパッド２０上に置かれる。

層Ｃ２の金属は、例えばＴｉ及びそれからＡｕ、あるい
はＴｉ５Ｐｔ、　Ａｕを具えている多層の、真空内気化
又は陰極スパッタリングにより置かれ得る。この異なる
金属の厚さは、Ｔｉとｐｔとに対しては１１００ｎを超
過せず、Ａｕに対しては約２００ｎｍである。焼結工程
がそれからオーミック接触Ｃ２を形成することを許容す
る。温度は、ｐ型の１ｉ１２のドーピングに依存して、
好適には大体３５０℃の温度である。更に、それらの要
素が平面でないと言う事実によって、エミッタ接触パッ
ド（２６，２７）と、ベース接触パッド２３と、抵抗Ｒ
の端部３２のコレクタ接触パッド２２との相互接続を形
成する問題が起こり得る。

第５ａ図及び第５ｂ図は、ＨＢＴ　）ランジスタのコレ
クタ２２上及びエミッタ２６．２７上にそのような相互
接続線を形成する方法の一実施例を示す。第３ｂ図は抵
抗Ｒの端部３２に適用されたこの方法の同様な例を示す
、第１の線Ｃ３がそれらのレベルを上げることにより形
成され、この装置の残りの部分は保護されている。続い
て、保護層が除去された後に、最初に前述のＤ１と同一
のＮＤ、及びそれからＤ！と同一のＭＤｂが置かれ、そ
の上にこれらの層が上述の方法と同一の方法でエツチン
グされ、第２のエツチング段階（Ｄｈのエツチング速度
を超える速度でのＤ５のエツチング）は工ξツタ層２７
Ｃ２とＬ％ＣＩの上端との出現により停止される。

この結果を得るために、レベルがこの接触（コレクタに
対しては２２、あるいは抵抗Ｒの端部に対しては３２）
より高く、それにより電気的接続が確立される線Ｃ３の
端部が、幅が減少されあるいはエミッタの横断寸法と同
等の横断寸法を有する付属物を設けられる０例えば、Ｃ
１の幅で減少された部分３５を図解している、第１ａ図
の平面図に示した形状が採用され得る。

続いて、これらの開口によってＣ１とあるいはエミッタ
の層Ｃ２と接触する導電線Ｃ４が形成される。

線Ｃ３と０４とが、マスキングの普通の方法とこの技術
に熟達した人々に知られた金属層の設置とにより形成さ
れる。

第５ａ図と第５ｂ図とに特に示したように、線Ｃ１の端
部のレベルがその工程で上げられ得るか、あるいは傾斜
が半導体材料１０内に形成される。

ベース接触２３の接続は極めてよく類似した方法で得る
ことができる。

【図面の簡単な説明】

第１ａ図は第５ｂ図に示した相互接続を更に設けられた
第１ｂ図のＩ（ＢＴ　　）ランジスタを平面図で示し、
第１ｂ図は本発明による方法によって得られたＨＢＴト
ランジスタを断面図で示し、 第２ａ図〜第２０図はＨＢＴ　ｌ−ランジスタの製造に
対する一実施例における本発明による方法の異なる工程
を断面図で示し、 第３ａ図〜第３ｈ図は第２ａ図〜第２ｊ図の工程で実現
される）ＩＢＴ　）ランジスタを製造する方法と共存し
て実行され得る、低い値の抵抗Ｒを製造する方法を断面
図で示し、 第４図は第３ａ図〜第３ｈ図に示した工程の間に得られ
る抵抗Ｒを平面図で示し、 第５ａ図と第５ｂ図とは第１ｂ図の）ＩＢＴ　　）ラン
ジスタの電極との相互接続を形成する方法を断面図で示
し、 第６図は半導体基板上に形成されるＨＢＴ　）ランジス
タを得るのに適した層の外形の変形を断面図で示してい
る。 １０・・・基板 １１・・・第１ｎ型層 １２・・・第２ｐ型層 １３・・・第３ｎ型層 １９・・・誘電体層 ２０・・・ラッカー層 ２１・・・エミッタ ２２・・・コレクタ ２３・・・ベース ２４、２５・・・開口 ２６、２７・・・エミッタ ２７ａ、　２７ｂ・・・開口 Ｃ１・・・金属接触層（エミッタとコレクタとの）Ｃ１
・・第２金属接触層（ベースとの）Ｃ１・・金属接触層 Ｃ４・・・導電線 Ｄｌ・・第１の誘電体層 Ｄｌ・・誘電体層（ラッカー） Ｄ４・・・平面化層 Ｄ１Ｄ＆’・・層 Ｉｓ・・・絶Ｉ！領域 ’Ｉｎ　Ｍ３２Ｍ３１・・・マスク Ｒ・・・抵抗

Claims (1)

1. 【特許請求の範囲】 １、少なくとも一個のバイポーラ−ヘテロ接合トランジ
   スタ及び埋め込み抵抗を含んでいる半導体集積回路を製
   造する方法であって、該方法はこのトランジスタの製造
   のために、少なくともそのうちの一つがヘテロ接合であ
   るｐ−ｎ接合を形成する交互の導電型のいわゆる第１と
   第２及び第３半導体層を半導体基板上に形成する工程を
   具えた製造方法において、次の工程： ａ）第１マスクの回りで第３半導体層を第２層までエッ
   チングすることによりエミッタ を形成して、それが高さｙ＿１を有する浮き彫りとなる
   工程、 ｂ）エミッタの表面に開口を有する第１の一様な誘電体
   層Ｄ＿１を形成する工程、 ｃ）コレクタを限定するいわゆる第２マスクＭ＿３の開
   口内でこの第１の誘電体層Ｄ＿１と第２半導体層とを第
   １半導体層までエッチング し、コレクタに対して条件ｙ＿１＞ｘ＿１／２を満たす
   横断寸法ｘ＿１えお有する空洞を形成し、且つそれから
   そのマスクを除去する工程、 ｄ）いわゆる金属製のエミッタとコレクタとの接触層Ｃ
   ＿１を置く工程、 ｅ）第１の誘電体層Ｄ＿１と同じ速度でエッチングされ
   得る材料の中から選択され且つ条件 ｙ＿１＞ｙ＿２＞ｘ＿１／２を満たす厚さｙ＿２を有す
   るいわゆる第３の誘電体層Ｄ＿３を一様に置き、且つそ
   れから平面化層Ｄ＿４を置く工程、 ｆ）この装置を第１の誘電体層Ｄ＿１の上側レベルまで
   平面化する工程、 ｇ）誘電体層Ｄ＿１とＤ＿３及びＤ＿４を第２半導体層
   までエッチングし、第４層Ｄ＿４のエッチング速度は第
   １層Ｄ＿１と第３層Ｄ＿３とのエッチング速度よりも高
   く、エミッタ浮き彫りの縁とコ レクタの空洞の縁とは第１の誘電体層Ｄ＿１と第３の誘
   電体層Ｄ＿３とにより保護されてそのままである工程、 ｈ）エミッタ上に自己整列されるベースを規定するマス
   クの開口内にいわゆる第２の金 属製のベース接触層Ｃ＿２を置く工程、 を具えることを特徴とするバイポーラ−ヘテロ接合トラ
   ンジスタと埋め込み抵抗の両方又はいずれか一方を含む
   半導体集積回路を製造する方法。 ２、前記工程ｂ）の間にエミッタの表面で第１の誘電体
   層Ｄ＿１内に開口が設けられ、この誘電体層Ｄ＿１が半
   導体材料とエミッタ上に一様の厚さｅ＿１で置かれ、そ
   れから平面化層Ｄ＿２により覆われ、 この平面化層Ｄ＿２がエミッタパッド上に第１の誘電体
   の層Ｄ＿１の表面が現れるまで第１の一様なドライエッ
   チング工程を受け、その後二つの誘電体層Ｄ＿１とＤ＿
   ２とが第２の異方性のドライエッチング工程を受け、そ
   の間に第１の誘電体Ｄ＿１はエミッタパッドの上面が現
   れるまで平面化層Ｄ＿２の速度を超える速度でエッチン
   グされることを特徴とする請求項１記載のバイポーラ−
   ヘテロ接合トランジスタと埋め込み抵抗の両方又はいず
   れか一方を含む半導体集積回路を製造する方法。 ３、装置を平面化するために、工程ｆ）の間誘電体層Ｄ
   ＿３と平面化層Ｄ＿４とが一様にエッチングされ、その
   後金属接触層Ｃ＿１がイオン機械加工工程を受け、層Ｄ
   ＿３とＤ＿４との先の一様なエッチング工程がこのエミ
   ッタパッド上の金属層Ｃ＿３の表面で誘電体層Ｄ＿３の
   一部を維持すると言う事実によって、エミッタパッドの
   表面に置かれた前記接触層Ｃ＿１の一部がこの機械加工
   工程により節約されることを特徴とする請求項１又は２
   のいずれか１項記載のバイポーラ−ヘテロ接合トランジ
   スタと埋め込み抵抗の両方又はいずれか一方を含む半導
   体集積回路を製造する方法。 ４、半導体集積回路の請求項１〜３のいずれか１項記載
   の製造方法が、更に埋め込み抵抗を含み、にの方法が半
   導体基板上に抵抗性半導体層を形成する工程及び次の工
   程： ｂ′）第１の誘電体層Ｄ＿１を形成する工程、ｃ′）い
   わゆる第２マスクＭ＿３の開口内でこの第１の誘電体層
   Ｄ＿１、なんらかの半導体層を抵抗性半導体層までエッ
   チングする工程、 ｃ″）抵抗性半導体層の表面で抵抗の有効領域を保護す
   るマスクＭ＿３＿１を置く工程、ｄ″）この抵抗性層を
   保護しているマスクＭ＿３＿１の回りで且つ前記第２マ
   スクＭ＿３の開口内で抵抗の端部の接触のいわゆる第１
   金属層Ｍ＿１を置く工程、 を具えていることを特徴とするバイポーラ−ヘテロ接合
   トランジスタと埋め込み抵抗の両方又はいずれか一方を
   含む半導体集積回路を製造する方法。 ５、ヘテロ接合トランジスタと抵抗との両方を含む集積
   回路を製造する方法において、 共存してこれらの素子を形成するために、 工程ｃ′における第１誘電体層Ｄ＿１の開口を制限する
   マスクＭ＿３の横断寸法ｘ＿２が、ｘ＿１がバイポーラ
   ヘテロトランジスタのコレクタを制限する層Ｄ＿１の開
   口の横断寸法であるとき、ｘ＿２＜ｘ＿１のように与え
   られることを特徴とするヘテロ接合トランジスタと抵抗
   との両方を含む集積回路を製造する方法。 ６、工程ｂ）とｂ′）、 工程ｃ）と工程ｃ″）により追随される 工程ｃ′）、 工程ｄ）とｄ′）、 が共存して実行されることを特徴とする請求項５記載の
   ヘテロ接合トランジスタと抵抗との両方を含む集積回路
   を製造する方法。 ７、誘電体Ｄ＿１とＤ＿３とが存在する場合、誘電体Ｄ
   ＿１とＤ＿３とがシリカＳｉＯ＿２と窒化珪素Ｓｉ＿３
   Ｎ＿４との中から選択され、 且つ、平面化層Ｄ＿２とＤ＿４とが存在する場合、平面
   化層Ｄ＿２とＤ＿４とが光電感度性ラッカーと重合可能
   な樹脂との中から選択されることを特徴とする請求項１
   〜６のいずれか１項記載のバイポーラ−ヘテロ接合トラ
   ンジスタと埋め込み抵抗の両方又はいずれか一方を含む
   半導体集積回路を製造する方法。 ８、このバイポーラ−ヘテロ接合トランジスタがｎ−ｐ
   −ｎ形のトランジスタであり、このヘテロ接合は上側の
   ｐ−ｎ接合のレベルに置かれており、 且つ、接触は上に接触が形成されるそれぞ れの層のオーミック形の接触であることを特徴とする請
   求項１〜７のいずれか１項記載のバイポーラ−ヘテロ接
   合トランジスタと埋め込み抵抗の両方又はいずれか一方
   を含む半導体集積回路を製造する方法。 ９、各装置、バイポーラ−ヘテロ接合トランジスタある
   いは抵抗それぞれに対して、硼素注入即ち陽子注入の内
   から選択された方法により形成された絶縁領域による活
   性あるいは有効区域の制限を形成する工程を具えること
   を特徴とする請求項１〜８のいずれか１項記載のバイポ
   ーラ−ヘテロ接合トランジスタと埋め込み抵抗の両方又
   はいずれか一方を含む半導体集積回路を製造する方法。 １０、基板が半絶縁性砒化ガリウムの層を設けられた珪
   素あるいは半絶縁性砒化ガリウムの中から選択され、 且つ、半絶縁性砒化ガリウムの層を設けら れた珪素はその上に、 約５×１０＾１＾８ａｔ／ｃｍ＾３でドープされ且つ砒
   化ガリウムの約０．５μｍの厚さを有するｎ＾＋型の層
   、 約５×１６＾１＾６ａｔ／ｃｍ＾３でドープされ且つ砒
   化ガリウムの約０．５μｍの厚さを有するｎ＾−型の層
   、 約１０＾１＾９ａｔ／ｃｍ＾３でドープされ且つ砒化ガ
   リウムの約０．１μｍの厚さを有するｐ＾＋型の層、計
   画的にドープされず且つ砒化ガリウムの 約０．０１μｍの厚さを有する層、 約５×１０＾１＾７ａｔ／ｃｍ＾３でドープされ且つア
   ルミニウムの濃度が０から２５％へ徐々に増大する砒化
   ガリウムアルミニウムの約０．０３μｍの厚さを有する
   ｎ型の層、 約５×１０＾１＾７ａｔ／ｃｍ＾３でドープされ且つア
   ルミニウムの濃度が大体２５％である砒化ガリウムアル
   ミニウムの約０．２μｍの厚さを有するｎ型の層、 約５×１０＾１＾８ａｔ／ｃｍ＾３でドープされ且つ砒
   化ガリウムの約０．２μｍの厚さを有するｎ＾＋型の層
   、 の連続した層を備えたことを特徴とする先の請求項１〜
   ９のいずれか１項記載のバイポーラ−ヘテロ接合トラン
   ジスタと埋め込み抵抗の両方又はいずれか一方を含む半
   導体集積回路を製造する方法。