JPH0713977B2 - シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法Info
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- JPH0713977B2 JPH0713977B2 JP8968884A JP8968884A JPH0713977B2 JP H0713977 B2 JPH0713977 B2 JP H0713977B2 JP 8968884 A JP8968884 A JP 8968884A JP 8968884 A JP8968884 A JP 8968884A JP H0713977 B2 JPH0713977 B2 JP H0713977B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にシヨツトキー障壁ゲート型電
界効果トランジスタの製造方法に関するものである。
界効果トランジスタの製造方法に関するものである。
現在、砒化ガリウム（GaAs）を用いたシヨツトキー障壁
ゲート型電界効果トランジスタ（GaAs MESFET）はマイ
クロ波帯で動作が可能であるため、超高周波帯トランジ
スタとして、マイクロ波通信機における中心デバイスと
して使用されている。
ゲート型電界効果トランジスタ（GaAs MESFET）はマイ
クロ波帯で動作が可能であるため、超高周波帯トランジ
スタとして、マイクロ波通信機における中心デバイスと
して使用されている。
そしてこのようなGaAs MESFETを用いて、同一基板上に
集積化した回路（集積回路:IC）、特に高速ロジツクIC
やメモリICの開発が活発に行なわれている。
集積化した回路（集積回路:IC）、特に高速ロジツクIC
やメモリICの開発が活発に行なわれている。
このようなGaAs MESFETの良好な高周波特性を得るため
には、ゲート長が短かく、且つゲート抵抗が小さいこ
と、ゲートとソースおよびドレイン間距離を短縮してシ
リーズ抵抗（Rs）を低減するなどの必要がある。そして
工業的には、これらの特性の均一性、歩留り等の生産性
に優れていることが重要である。
には、ゲート長が短かく、且つゲート抵抗が小さいこ
と、ゲートとソースおよびドレイン間距離を短縮してシ
リーズ抵抗（Rs）を低減するなどの必要がある。そして
工業的には、これらの特性の均一性、歩留り等の生産性
に優れていることが重要である。
従来GaAs MESFETの製造方法として、たとえば特公昭56-
31750号に「シヨツトキー障壁ゲート型電界効果トラン
ジスタの製造方法」と題して発表されたものがある。
31750号に「シヨツトキー障壁ゲート型電界効果トラン
ジスタの製造方法」と題して発表されたものがある。
この製造方法は、第１図（ａ）において、GaAs基板１上
に動作層として設けられた単結晶表面２に被着したゲー
トシヨツトキー障壁を形成するアルミニウム膜10上にフ
ォトレジスト膜によるマスク15を設ける工程と、次に同
図（ｂ）において化学腐蝕によるサイドエツチング現象
を利用してマスク15よりも寸法の小さなショットキーゲ
ート電極10aを残留形成する工程と、同図（ｃ）におい
て、露出したGaAs単結晶表面２に向けて、オーム性接触
が得られる金−ゲルマニウム−ニツケル合金（AuGe/N
i）31を半導体基板１の垂直方向から被着する工程と、
さらに同図（ｄ）において、前記フオトレジスト膜上の
電極金属31をフオトレジスト膜と共に除去することによ
り互に分離されたソースおよびドレイン電極用金属被膜
パターンを形成し、熱処理によりオーム性ソースおよび
ドレイン電極4,3を形成する工程とからGaAs MESFETが製
造される方法が示されている。
に動作層として設けられた単結晶表面２に被着したゲー
トシヨツトキー障壁を形成するアルミニウム膜10上にフ
ォトレジスト膜によるマスク15を設ける工程と、次に同
図（ｂ）において化学腐蝕によるサイドエツチング現象
を利用してマスク15よりも寸法の小さなショットキーゲ
ート電極10aを残留形成する工程と、同図（ｃ）におい
て、露出したGaAs単結晶表面２に向けて、オーム性接触
が得られる金−ゲルマニウム−ニツケル合金（AuGe/N
i）31を半導体基板１の垂直方向から被着する工程と、
さらに同図（ｄ）において、前記フオトレジスト膜上の
電極金属31をフオトレジスト膜と共に除去することによ
り互に分離されたソースおよびドレイン電極用金属被膜
パターンを形成し、熱処理によりオーム性ソースおよび
ドレイン電極4,3を形成する工程とからGaAs MESFETが製
造される方法が示されている。
前述した従来技術は現在でも実用されている工業的生産
性に優れた製造方法である。
性に優れた製造方法である。
しかしながら、この製造方法において、さらに特性の向
上を計る場合に制約が発生する問題がある。例えば同図
（ｃ）において、ゲートとなるアルミニウム膜10のサイ
ドエツチングをより微小にすることがマイクロ波特性上
望ましいが、あまり微小にすると、ソースおよびドレイ
ン電極を形成する金属膜を被着した場合、被着の角度の
ズレや蒸着のまわり込みなどが原因でゲート電極用金属
とソースあるいはドレイン電極用金属とが接触すること
がある。またオーム性接触を得るときに熱処理を施こす
が、このときソースおよびドレイン電極用金属がGaAs基
板と反応して広がるために、ゲート電極用金属と接触す
る場合もある。このような理由により、従来方法ではゲ
ートとソースおよびドレイン間隔を0.4μ以下では生産
性よく得ることが困難であつた。
上を計る場合に制約が発生する問題がある。例えば同図
（ｃ）において、ゲートとなるアルミニウム膜10のサイ
ドエツチングをより微小にすることがマイクロ波特性上
望ましいが、あまり微小にすると、ソースおよびドレイ
ン電極を形成する金属膜を被着した場合、被着の角度の
ズレや蒸着のまわり込みなどが原因でゲート電極用金属
とソースあるいはドレイン電極用金属とが接触すること
がある。またオーム性接触を得るときに熱処理を施こす
が、このときソースおよびドレイン電極用金属がGaAs基
板と反応して広がるために、ゲート電極用金属と接触す
る場合もある。このような理由により、従来方法ではゲ
ートとソースおよびドレイン間隔を0.4μ以下では生産
性よく得ることが困難であつた。
また従来方法ではソースおよびドレイン電極用金属膜厚
はゲート電極用金属の膜厚を利用したリフトオフ方法で
形成されるため、ゲート電極用金属の膜厚以上に厚く設
けることは出来なかつた。
はゲート電極用金属の膜厚を利用したリフトオフ方法で
形成されるため、ゲート電極用金属の膜厚以上に厚く設
けることは出来なかつた。
本発明は前述した従来の欠点を除去せしめて、ゲートソ
ースおよびドレイン間隔のより微小なGaAs MESFETを生
産性よく提供することにある。
ースおよびドレイン間隔のより微小なGaAs MESFETを生
産性よく提供することにある。
本発明は、ショットキー障壁ゲート型電界効果トランジ
スタの製造方法において、半導体基板表面の全面にショ
ットキー接触を形成するゲート電極用金属膜を被着し、
更に該金属膜表面の全面に第１の絶縁膜を形成し、フォ
トレジスト蝕刻技術によりゲート電極となる所定の領域
にフォトレジスト膜のマスクを設け、露出している前記
第１の絶縁膜をドライエッチング法により除去して、前
記金属膜の表面を露出させ、次に該露出した金属膜をエ
ッチングで除去して所定形状の前記第１の絶縁膜が上面
に被着されたゲート電極を形成し、前記第１の絶縁膜上
のフォトレジスト膜を除去し、該絶縁膜及びゲート電極
を含む基板表面の全面に第２の絶縁膜を形成し、該第２
の絶縁膜を基板表面に垂直な方向から異方性ドライエッ
チングを施すことにより、前記第１の絶縁膜およびゲー
ト電極の側面に第２の絶縁膜を残すとともに、基板の表
面を露出させ、その露出した基板表面および周囲が第
１、第２絶縁膜で囲まれたゲート電極の上面および側面
にソースおよびドレイン電極を形成するオーム性金属膜
を被着し、フォトレジストを塗布して、ドライエッチン
グ法により該ゲート電極上のフォトレジストをエッチン
グし、前記ゲート電極上のオーム性金属膜を露出させ、
露出したオーム性金属をドライエッチング法により除去
して、ゲート電極をはさんでソース電極領域とドレイン
電極領域とに分離し、前記フォトレジストを除去し熱処
理してオーム性ソースおよびドレイン電極を形成するこ
とを特徴とするショットキー障壁ゲート型電界効果トラ
ンジスタの製造方法である。
スタの製造方法において、半導体基板表面の全面にショ
ットキー接触を形成するゲート電極用金属膜を被着し、
更に該金属膜表面の全面に第１の絶縁膜を形成し、フォ
トレジスト蝕刻技術によりゲート電極となる所定の領域
にフォトレジスト膜のマスクを設け、露出している前記
第１の絶縁膜をドライエッチング法により除去して、前
記金属膜の表面を露出させ、次に該露出した金属膜をエ
ッチングで除去して所定形状の前記第１の絶縁膜が上面
に被着されたゲート電極を形成し、前記第１の絶縁膜上
のフォトレジスト膜を除去し、該絶縁膜及びゲート電極
を含む基板表面の全面に第２の絶縁膜を形成し、該第２
の絶縁膜を基板表面に垂直な方向から異方性ドライエッ
チングを施すことにより、前記第１の絶縁膜およびゲー
ト電極の側面に第２の絶縁膜を残すとともに、基板の表
面を露出させ、その露出した基板表面および周囲が第
１、第２絶縁膜で囲まれたゲート電極の上面および側面
にソースおよびドレイン電極を形成するオーム性金属膜
を被着し、フォトレジストを塗布して、ドライエッチン
グ法により該ゲート電極上のフォトレジストをエッチン
グし、前記ゲート電極上のオーム性金属膜を露出させ、
露出したオーム性金属をドライエッチング法により除去
して、ゲート電極をはさんでソース電極領域とドレイン
電極領域とに分離し、前記フォトレジストを除去し熱処
理してオーム性ソースおよびドレイン電極を形成するこ
とを特徴とするショットキー障壁ゲート型電界効果トラ
ンジスタの製造方法である。
本発明はゲート電極周囲に絶縁膜を設けて、ゲート電極
用金属とソースおよびドレイン電極用金属が、被着時の
まわり込みによる接触やオーム性接触を得るための熱処
理による前記金属の広がりにより接触するのを防止する
ものである。
用金属とソースおよびドレイン電極用金属が、被着時の
まわり込みによる接触やオーム性接触を得るための熱処
理による前記金属の広がりにより接触するのを防止する
ものである。
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第２図は本発明による製造方法を説明するための図で、
主要な工程におけるMESFETの断面を模式的に示したもの
である。
主要な工程におけるMESFETの断面を模式的に示したもの
である。
まず第２図（ａ）において、動作領域２が設けられたGa
As基板１上に真空蒸着法あるいはスパツタリング法によ
り、シヨツトキー障壁を形成するゲート電極用アルミニ
ウム（Al）膜20を3000Å被着し、さらに気相成長法によ
り第１のSiO2膜７を2000Åに設ける。次にゲート電極が
形成される所定の領域にホトレジストによるマスク32を
設ける。
As基板１上に真空蒸着法あるいはスパツタリング法によ
り、シヨツトキー障壁を形成するゲート電極用アルミニ
ウム（Al）膜20を3000Å被着し、さらに気相成長法によ
り第１のSiO2膜７を2000Åに設ける。次にゲート電極が
形成される所定の領域にホトレジストによるマスク32を
設ける。
次に前記マスク32を用いて始めにCF4ガスを用いたリア
クテイブイオンエツチング法により、露出されているSi
O27をエツチング除去しアルミニウム膜20を露出させ、
続いて露出されているアルミニウムをリン酸でエツチン
グ除去する。不用となつたホトレジストによるマスクを
除去して同図（ｂ）に示すように、所定形状に加工され
たSiO2膜77を有するゲート電極22を形成する。SiO2のエ
ツチングは、エツチングガスにCF4、ガス圧50mTorr、流
量20 SCCM、RFパワー0.64W/cm2の状態において毎分400
Åである。尚この条件ではアルミニウムはエツチングさ
れない。アルミニウムのエツチングはリン酸を60℃に加
温して用いる。この時のエツチングレイトは5000Å／分
であり、GaAsはエツチングされない。
クテイブイオンエツチング法により、露出されているSi
O27をエツチング除去しアルミニウム膜20を露出させ、
続いて露出されているアルミニウムをリン酸でエツチン
グ除去する。不用となつたホトレジストによるマスクを
除去して同図（ｂ）に示すように、所定形状に加工され
たSiO2膜77を有するゲート電極22を形成する。SiO2のエ
ツチングは、エツチングガスにCF4、ガス圧50mTorr、流
量20 SCCM、RFパワー0.64W/cm2の状態において毎分400
Åである。尚この条件ではアルミニウムはエツチングさ
れない。アルミニウムのエツチングはリン酸を60℃に加
温して用いる。この時のエツチングレイトは5000Å／分
であり、GaAsはエツチングされない。
次に全面に再び気相成長法により、第２のSiO2膜８を37
0℃乃至430℃の下で2000Å生成する（同図（ｃ））。そ
して再びドライエツチング法により、SiO2８を基板１の
垂直方向から平行平板型リアクテイブイオンエツチング
法により2000Åエツチングして、ゲート電極22の周囲に
のみSiO277,88を残す（同図（ｄ））。使用するエツチ
ングガスは前記同様CF4ガスを用いる。CF4ガスはSiO2と
GaAsとのエツチング選択比が十分あるため、GaAs基板を
エツチングしてしまう心配は全くない。
0℃乃至430℃の下で2000Å生成する（同図（ｃ））。そ
して再びドライエツチング法により、SiO2８を基板１の
垂直方向から平行平板型リアクテイブイオンエツチング
法により2000Åエツチングして、ゲート電極22の周囲に
のみSiO277,88を残す（同図（ｄ））。使用するエツチ
ングガスは前記同様CF4ガスを用いる。CF4ガスはSiO2と
GaAsとのエツチング選択比が十分あるため、GaAs基板を
エツチングしてしまう心配は全くない。
次に同図（ｅ）に示すように、ソース・ドレイン金属
（AuGe/Ni）９を所定量蒸着により設け、さらにホトレ
ジスト膜33をゲート上のみ除去して形成する。この方法
はゲート電極22のように基盤１より突出した部分は、ホ
トレジストをスピン塗布すると、基板上よりも薄く塗布
されること、さらにこれを150℃以上で加熱すると、レ
ジストが流動化して、より低い部分へと流れる性質があ
るため低部と突出部分とではレジスト膜の厚さが著るし
く異なる。したがつて、これをドライエツチング法によ
りエツチングすると突出した部分は他の部分よりも早く
露出するわけである。
（AuGe/Ni）９を所定量蒸着により設け、さらにホトレ
ジスト膜33をゲート上のみ除去して形成する。この方法
はゲート電極22のように基盤１より突出した部分は、ホ
トレジストをスピン塗布すると、基板上よりも薄く塗布
されること、さらにこれを150℃以上で加熱すると、レ
ジストが流動化して、より低い部分へと流れる性質があ
るため低部と突出部分とではレジスト膜の厚さが著るし
く異なる。したがつて、これをドライエツチング法によ
りエツチングすると突出した部分は他の部分よりも早く
露出するわけである。
次に露出したソース・ドレイン金属（AuGe/Ni）９をAr
ガスを用いてイオンミーリング法により除去する。この
ときイオンミリングのエツチンググレイトは、レジスト
膜の150Å／分に比べてAuGe/Ni膜は850Åとエツチング
選択比は十分大きいため、容易に目的を達成することが
出来る。そして不用になつたホトレジスト膜を除去し
て、ソース・ドレイン金属99がゲート電極22及び絶縁膜
88により分割されて得られる（同図（ｆ））。
ガスを用いてイオンミーリング法により除去する。この
ときイオンミリングのエツチンググレイトは、レジスト
膜の150Å／分に比べてAuGe/Ni膜は850Åとエツチング
選択比は十分大きいため、容易に目的を達成することが
出来る。そして不用になつたホトレジスト膜を除去し
て、ソース・ドレイン金属99がゲート電極22及び絶縁膜
88により分割されて得られる（同図（ｆ））。
最後に水素ガス雰囲気中で430℃数分間の熱処理するこ
とにより、オーム性のソース電極５およびドレイン電極
６が絶縁膜77,88に保護されたゲート電極22と0.2μｍの
間隔で自己整合的に形成されたGaAs MESFETの原形が得
られる（同図（ｇ））。
とにより、オーム性のソース電極５およびドレイン電極
６が絶縁膜77,88に保護されたゲート電極22と0.2μｍの
間隔で自己整合的に形成されたGaAs MESFETの原形が得
られる（同図（ｇ））。
本発明（第２図に示すもの）と従来のMESFET（前記文献
及び第１図に示したもの）とを比較すると、ゲートとソ
ースおよびドレイン間距離は従来のものが0.4μｍが限
界であつたが、本発明によれば、原理的には制限はない
が0.2μｍが得られた。このため、電気的特性におい
て、従来のGaAs MESFETの相互コンダクタンス（gm）は1
00ms/mmであつたが、本発明によれば220ms/mmが均一性
と歩留り良く得られ著るしく改善された。
及び第１図に示したもの）とを比較すると、ゲートとソ
ースおよびドレイン間距離は従来のものが0.4μｍが限
界であつたが、本発明によれば、原理的には制限はない
が0.2μｍが得られた。このため、電気的特性におい
て、従来のGaAs MESFETの相互コンダクタンス（gm）は1
00ms/mmであつたが、本発明によれば220ms/mmが均一性
と歩留り良く得られ著るしく改善された。
次に従来方法ではサイドエツチングの量が小さいと、ソ
ース・ドレイン金属を被着したとき、その廻り込みによ
り、あるいはオーム性金属を得るための熱処理工程でAu
Ge/Ni金属とゲート用金属とが接触してしまう問題があ
つたが、本発明では全く発生しない。またAuGe/Ni金属
の被着形成時にプラネタリー方式が採用でき、ソースお
よびドレイン電極の均一性と歩留りが改善された。
ース・ドレイン金属を被着したとき、その廻り込みによ
り、あるいはオーム性金属を得るための熱処理工程でAu
Ge/Ni金属とゲート用金属とが接触してしまう問題があ
つたが、本発明では全く発生しない。またAuGe/Ni金属
の被着形成時にプラネタリー方式が採用でき、ソースお
よびドレイン電極の均一性と歩留りが改善された。
また本発明によれば、従来例に示したリフトオフ法と異
なり、ゲート金属の膜厚が薄くても絶縁物がかさ上げさ
れているため、ソースおよびドレイン電極用金属膜を厚
く設けることができる。
なり、ゲート金属の膜厚が薄くても絶縁物がかさ上げさ
れているため、ソースおよびドレイン電極用金属膜を厚
く設けることができる。
以上述べたように本発明によれば従来の問題点が解決さ
れ、特性の向上とともにその均一性と歩留りが著るしく
改善され、生産性の優れたMESFETを提供できる効果を有
するものである。
れ、特性の向上とともにその均一性と歩留りが著るしく
改善され、生産性の優れたMESFETを提供できる効果を有
するものである。
尚本発明の説明において、半導体基板としてGaAsを、ゲ
ート金属としてAlを、絶縁物としてSiO2を用いたMESFET
の製造方法について述べたが、他の基板、他の絶縁物、
他のゲート金属であつてもまたダイオード等の他の半導
体装置であつても本発明による電極の形成方法は適用で
きる。
ート金属としてAlを、絶縁物としてSiO2を用いたMESFET
の製造方法について述べたが、他の基板、他の絶縁物、
他のゲート金属であつてもまたダイオード等の他の半導
体装置であつても本発明による電極の形成方法は適用で
きる。
第１図（ａ）〜（ｄ）は従来のシヨツトキー障壁ゲート
型電界効果トランジスタの製造方法を工程順に示した模
式的断面図、第２図（ａ）〜（ｇ）は本発明による製造
方法を主要工程を追つて示した模式的断面図である。 １……半絶縁性GaAs基板、２……動作結晶層、3,6……
ドレイン電極、4,5……ソース電極、22……ゲート電
極、15,32,33……ホトレジスト膜、7,77,8,88……絶縁
膜
型電界効果トランジスタの製造方法を工程順に示した模
式的断面図、第２図（ａ）〜（ｇ）は本発明による製造
方法を主要工程を追つて示した模式的断面図である。 １……半絶縁性GaAs基板、２……動作結晶層、3,6……
ドレイン電極、4,5……ソース電極、22……ゲート電
極、15,32,33……ホトレジスト膜、7,77,8,88……絶縁
膜
Claims (1)
- 【請求項１】ショットキー障壁ゲート型電界効果トラン
ジスタの製造方法において、半導体基板表面の全面にシ
ョットキー接触を形成するゲート電極用金属膜を被着
し、更に該金属膜表面の全面に第１の絶縁膜を形成し、
フォトレジスト蝕刻技術によりゲート電極となる所定の
領域にフォトレジスト膜のマスクを設け、露出している
前記第１の絶縁膜をドライエッチング法により除去し
て、前記金属膜の表面を露出させ、次に該露出した金属
膜をエッチングで除去して所定形状の前記第１の絶縁膜
が上面に被着されたゲート電極を形成し、前記第１の絶
縁膜上のフォトレジスト膜を除去し、該絶縁膜及びゲー
ト電極を含む基板表面の全面に第２の絶縁膜を形成し、
該第２の絶縁膜を基板表面に垂直な方向から異方性ドラ
イエッチングを施すことにより、前記第１の絶縁膜およ
びゲート電極の側面に第２の絶縁膜を残すとともに、基
板の表面を露出させ、その露出した基板表面および周囲
が第１、第２絶縁膜で囲まれたゲート電極の上面および
側面にソースおよびドレイン電極を形成するオーム性金
属膜を被着し、フォトレジストを塗布して、ドライエッ
チング法により該ゲート電極上のフォトレジストをエッ
チングし、前記ゲート電極上のオーム性金属膜を露出さ
せ、露出したオーム性金属をドライエッチング法により
除去して、ゲート電極をはさんでソース電極領域とドレ
イン電極領域とに分離し、前記フォトレジストを除去し
熱処理してオーム性ソースおよびドレイン電極を形成す
ることを特徴とするショットキー障壁ゲート型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968884A JPH0713977B2 (ja) | 1984-05-04 | 1984-05-04 | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968884A JPH0713977B2 (ja) | 1984-05-04 | 1984-05-04 | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233862A JPS60233862A (ja) | 1985-11-20 |
| JPH0713977B2 true JPH0713977B2 (ja) | 1995-02-15 |
Family
ID=13977701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8968884A Expired - Lifetime JPH0713977B2 (ja) | 1984-05-04 | 1984-05-04 | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713977B2 (ja) |
-
1984
- 1984-05-04 JP JP8968884A patent/JPH0713977B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60233862A (ja) | 1985-11-20 |
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