JPS6057977A - シヨツトキゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6057977A JPS6057977A JP16698183A JP16698183A JPS6057977A JP S6057977 A JPS6057977 A JP S6057977A JP 16698183 A JP16698183 A JP 16698183A JP 16698183 A JP16698183 A JP 16698183A JP S6057977 A JPS6057977 A JP S6057977A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はショットキゲート型電界効果トランジスタの製
造方法に関するものである。
造方法に関するものである。
従来例の構成とその問題点
第１図に従来のショットキゲート型電界効果トランジス
タの構造断面図を示す。１は半絶縁性Ｇ ａ Ａ ｓ基
板、２はＮ形Ｇ ａ Ａ ｓエピタキシャル層、３は絶
縁膜である。絶縁膜３のソース、ドレイン部全除去し、
窓孔部分を設は金Ａｕ・ゲルマニウムＧｅ合金を蒸着し
、リフトオフ法によってソース電極４及びドレイン電極
６全形成する。適当な熱処理を行った後、前記絶縁膜の
ゲート部分全除去し、窓孔部分を設はゲート金属を蒸着
し、リフトオフ法によりゲート電極６を形成する。ＭＥ
ＳＦＥＴの動作は、ソース、ゲート間に信号電圧を印加
し、ゲート電極６＠下のＮ形ＧａＡｓ１２の空乏層７の
深さを変化させることにより、ソース、ドレイン間のド
レ・ｆン電流を変化させることである。
タの構造断面図を示す。１は半絶縁性Ｇ ａ Ａ ｓ基
板、２はＮ形Ｇ ａ Ａ ｓエピタキシャル層、３は絶
縁膜である。絶縁膜３のソース、ドレイン部全除去し、
窓孔部分を設は金Ａｕ・ゲルマニウムＧｅ合金を蒸着し
、リフトオフ法によってソース電極４及びドレイン電極
６全形成する。適当な熱処理を行った後、前記絶縁膜の
ゲート部分全除去し、窓孔部分を設はゲート金属を蒸着
し、リフトオフ法によりゲート電極６を形成する。ＭＥ
ＳＦＥＴの動作は、ソース、ゲート間に信号電圧を印加
し、ゲート電極６＠下のＮ形ＧａＡｓ１２の空乏層７の
深さを変化させることにより、ソース、ドレイン間のド
レ・ｆン電流を変化させることである。
数ＧＨｚ帯で使用されるような超高周波用ＭＥＳＦＥＴ
ｃば、最大発振周波数ｆｃがと表わされるため、ｇ
ｍ ｆ犬きくするか又はＣ９８を小さくする必要がある
。ここで９１１１は相互コンダクタンス＋ ｃ９Ｂｊａ
ソース、ゲート間容量である。
ｃば、最大発振周波数ｆｃがと表わされるため、ｇ
ｍ ｆ犬きくするか又はＣ９８を小さくする必要がある
。ここで９１１１は相互コンダクタンス＋ ｃ９Ｂｊａ
ソース、ゲート間容量である。
第１図のＪｔ＋１のようにソース電極４とゲート電極６
の距離が長いとソース・ゲート間の直列抵抗が大きくな
り、実効的にｇ ｍ ｆ低下させる。その為、ソース、
ゲート間隔を狭くすればよいが、通常の光露光技術では
１μｍ以内の合せ８度は非常に困難であり、精度よく、
かつ再現性よく超高周波用のＭＥＳＦＥＴ ’ｉ５製造
することは離しい。
の距離が長いとソース・ゲート間の直列抵抗が大きくな
り、実効的にｇ ｍ ｆ低下させる。その為、ソース、
ゲート間隔を狭くすればよいが、通常の光露光技術では
１μｍ以内の合せ８度は非常に困難であり、精度よく、
かつ再現性よく超高周波用のＭＥＳＦＥＴ ’ｉ５製造
することは離しい。
第２図ａｔ４ｓ ４’絶縁性Ｇ ａ Ａｓ基板１１に、
Ｎ形Ｇ ａ Ａ ｓ層１２を設け、ソース電極１４およ
びドレイン電極１５′ｆ：ゲート電極１６に対して自己
整合的に形成したＭＥｓＦＥＴの断面図であり、第２１
図すはソース電極部分を拡大した１ン１である。第２１
凹ａのようＩＣ，ソース電極１４およびドレイン電極１
６をゲート電極１６に対して自己笑合的に形成した場合
、確かにソース、ゲート電極間の短かいＭＥＳＦＥＴｉ
再現性良く製造することが可能であるが、第２図すに示
すよう（（ソース電極直下の抵抗１８はいぜんとして存
在しこの抵抗１８を小さくすることができない。数ＧＨ
ｚの動作が可能でかつ、低消費電力なＭＥＳＦＥＴ で
は、さらにこのような抵抗を減少させる必要がある。
Ｎ形Ｇ ａ Ａ ｓ層１２を設け、ソース電極１４およ
びドレイン電極１５′ｆ：ゲート電極１６に対して自己
整合的に形成したＭＥｓＦＥＴの断面図であり、第２１
図すはソース電極部分を拡大した１ン１である。第２１
凹ａのようＩＣ，ソース電極１４およびドレイン電極１
６をゲート電極１６に対して自己笑合的に形成した場合
、確かにソース、ゲート電極間の短かいＭＥＳＦＥＴｉ
再現性良く製造することが可能であるが、第２図すに示
すよう（（ソース電極直下の抵抗１８はいぜんとして存
在しこの抵抗１８を小さくすることができない。数ＧＨ
ｚの動作が可能でかつ、低消費電力なＭＥＳＦＥＴ で
は、さらにこのような抵抗を減少させる必要がある。
発明の目的
本発明はＭＥＳＦＥＴの製造において、ソース及びドレ
イン電極をケート電極に対して自己整合的に形成すると
ともに、さらにソースドレイン部のＮ形Ｇ ａ Ａ ｓ
層を基ｔｉｔでエツチングしそこに電極を埋めることに
より、ソース、ゲート間の直列抵抗を減少させ、特性の
よい１ｖＩＥＳＦＥＴ ′ｆ：再現性よく製造すること
を可能にするものである。
イン電極をケート電極に対して自己整合的に形成すると
ともに、さらにソースドレイン部のＮ形Ｇ ａ Ａ ｓ
層を基ｔｉｔでエツチングしそこに電極を埋めることに
より、ソース、ゲート間の直列抵抗を減少させ、特性の
よい１ｖＩＥＳＦＥＴ ′ｆ：再現性よく製造すること
を可能にするものである。
発明の構成
本発明は半絶縁性Ｇ ａ Ａ ｓ等の牛導体基板に形成
されたＮ形Ｇ ａ Ａ ｓ等の化合物半導体層を用いて
製造されるＭＥＳＦＥＴの製造方法において、丁字形の
ゲート電極を形成する工程と、ゲート電極全マスクとし
てドライエツチングにより、ソース、ドレイン部の前記
Ｎ形Ｇ ａ Ａ ｓ層を生絶縁性基板内までエツチング
する工程と、前記Ｎ形ＧａＡｓ層のエツチングされた部
分にＮ形Ｇ ａ Ａ ｓとオーミック接触となる金属を
蒸着する工程とを含むことを特徴とするＭＥＳＦＥＴの
製造方法を提供するものである。
されたＮ形Ｇ ａ Ａ ｓ等の化合物半導体層を用いて
製造されるＭＥＳＦＥＴの製造方法において、丁字形の
ゲート電極を形成する工程と、ゲート電極全マスクとし
てドライエツチングにより、ソース、ドレイン部の前記
Ｎ形Ｇ ａ Ａ ｓ層を生絶縁性基板内までエツチング
する工程と、前記Ｎ形ＧａＡｓ層のエツチングされた部
分にＮ形Ｇ ａ Ａ ｓとオーミック接触となる金属を
蒸着する工程とを含むことを特徴とするＭＥＳＦＥＴの
製造方法を提供するものである。
実施例の説明
第３図ａ〜ｅに本発明の一実確のＭＥＳＦＥＴの製造方
法の一連の工程を示す。第３図ａ において２１は半絶
縁性ＧａＡｓ基板、２２はＮ形ＧａＡｓエピタキシャル
層、２３は蒸着されたＡ１層、２４は蒸着されたＡｕ層
、２δは光露光技術によりゲート部分以外を除去したレ
ジスト層である。これｉＡｒイオンビーム２６を用いた
ドライエツチングにより、Ａ１層２３及びＡｕ層２４の
ゲート部分以外全除去した。
法の一連の工程を示す。第３図ａ において２１は半絶
縁性ＧａＡｓ基板、２２はＮ形ＧａＡｓエピタキシャル
層、２３は蒸着されたＡ１層、２４は蒸着されたＡｕ層
、２δは光露光技術によりゲート部分以外を除去したレ
ジスト層である。これｉＡｒイオンビーム２６を用いた
ドライエツチングにより、Ａ１層２３及びＡｕ層２４の
ゲート部分以外全除去した。
次に第３図すのようにレジスト層２６を除去し、Ａｕ層
２４をマスクとして塩酸でＡＩ、・管２３をサイドエツ
チング層２３．２４からなる丁字形のゲート電極を形成
した。
２４をマスクとして塩酸でＡＩ、・管２３をサイドエツ
チング層２３．２４からなる丁字形のゲート電極を形成
した。
次に第３図Ｃに示すように光露光技術によりソース、ド
レイン、ゲート電極部以外にレジスト層２７を形成し、
Ａｒイオンビーム２８を用いたドライエツチングにより
Ｎ形Ｇ ａ Ａ ｓエピタキシャル層２２のソース及び
ドレイン部を半絶縁性Ｇ ａ Ａ ｓ基板２１内の深さ
まで除去し、ソース及びドレインの窓孔部分２９．３０
を形成した。
レイン、ゲート電極部以外にレジスト層２７を形成し、
Ａｒイオンビーム２８を用いたドライエツチングにより
Ｎ形Ｇ ａ Ａ ｓエピタキシャル層２２のソース及び
ドレイン部を半絶縁性Ｇ ａ Ａ ｓ基板２１内の深さ
まで除去し、ソース及びドレインの窓孔部分２９．３０
を形成した。
次に第３図ｄのように全面に金Ａｕ−ケルマニウムＧｅ
の合金３１を蒸着した。この厚さは、窓孔部分２９．３
０に蒸着されたソス及びドレイン電極３２．３３の表面
がＮ形Ｇ ａ Ａ ｓエピタキシャル層２２の表面より
下になるようにした。
の合金３１を蒸着した。この厚さは、窓孔部分２９．３
０に蒸着されたソス及びドレイン電極３２．３３の表面
がＮ形Ｇ ａ Ａ ｓエピタキシャル層２２の表面より
下になるようにした。
次にレジスト層２７によりリフトオフを行ない、第３図
ｅのようにレジスト層２７およびその上の合金３１を除
去した。その結果、ソース、ゲート間の距離は、ＡＩ層
２３のサイドエッチによって決定されるため、１μｍ以
内も容易に可能となり、さらにエツチングされた凹部に
ソース、ドレイン電極全形成しておシ、ソース、ゲート
間直列抵抗が従来の第１図の場合ｒｓｏｏ 、第２図の
場合２６０程度であったが、本発明により２０Ｑに低下
させることができた。またソース及びドレイ／電極３２
．３３は丁字形ゲート電＄ｉ２４．２３をマスクとして
形成されるため、前記ソース及びドレイン電極がゲート
電極に対して精度よく位置が決められ、また再現性よく
製造することができた。
ｅのようにレジスト層２７およびその上の合金３１を除
去した。その結果、ソース、ゲート間の距離は、ＡＩ層
２３のサイドエッチによって決定されるため、１μｍ以
内も容易に可能となり、さらにエツチングされた凹部に
ソース、ドレイン電極全形成しておシ、ソース、ゲート
間直列抵抗が従来の第１図の場合ｒｓｏｏ 、第２図の
場合２６０程度であったが、本発明により２０Ｑに低下
させることができた。またソース及びドレイ／電極３２
．３３は丁字形ゲート電＄ｉ２４．２３をマスクとして
形成されるため、前記ソース及びドレイン電極がゲート
電極に対して精度よく位置が決められ、また再現性よく
製造することができた。
なお上記実施例で、Ｎ形Ｇ ａ Ａ ｓ層２２としてエ
ピタキシャル層を用いたが、半絶縁性Ｇ ａ Ａ ｓ基
板２１にＳ ｉ （’ Ｓ ｆイオン注入することによ
り前記差板表面に形成したＮ形Ｇ ａ Ａ ｓ層を用い
た場合も同様な話果が得られることは云うまでもない。
ピタキシャル層を用いたが、半絶縁性Ｇ ａ Ａ ｓ基
板２１にＳ ｉ （’ Ｓ ｆイオン注入することによ
り前記差板表面に形成したＮ形Ｇ ａ Ａ ｓ層を用い
た場合も同様な話果が得られることは云うまでもない。
以上、本発明のＭＥＳＦＥＴの製造方法によってソース
、ゲート間の直列抵抗が小さい性能の良い素子を精度よ
く、また再現性よく製造することができた。
、ゲート間の直列抵抗が小さい性能の良い素子を精度よ
く、また再現性よく製造することができた。
発明の効果
本発明のショットキゲート型電界効果トランジスタの製
造方法により、ソース、ゲート間の直列抵抗が小さい性
能の良い素子を精度よく、また再現性よく製造すること
ができた。
造方法により、ソース、ゲート間の直列抵抗が小さい性
能の良い素子を精度よく、また再現性よく製造すること
ができた。
第１図は従来の一般的なＭＥＳＦＥＴの構造断面図、第
２図ａ、ｂは従来のＭＥＳＦＥＴ ）断面図、その要部
断面図、第３図ａ −ｅは本発明の一実施例のＭＥＳＦ
ＥＴの製造方法の工程断面図である。 ２１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２２・
・・・・・Ｎ形Ｇ ａ Ａ ｓ層、３２・・・・・・ソ
ース電極、３３・・・・・・ドレイン電極、２３・・・
・・・Ａ Ｉ蒸着層、２４・・・・・・ＡＩ蒸着層、２
６．２７・・・・・・レジスト層、２６．２８・・・・
・・Ａｒイオンビーム、２９・・・・・・ソース部窓孔
、３゜・・・・・・ドレイン部窓孔、３１・・・・・・
Ａｕ−Ｇｅ合金。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｇ
２図ａ、ｂは従来のＭＥＳＦＥＴ ）断面図、その要部
断面図、第３図ａ −ｅは本発明の一実施例のＭＥＳＦ
ＥＴの製造方法の工程断面図である。 ２１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２２・
・・・・・Ｎ形Ｇ ａ Ａ ｓ層、３２・・・・・・ソ
ース電極、３３・・・・・・ドレイン電極、２３・・・
・・・Ａ Ｉ蒸着層、２４・・・・・・ＡＩ蒸着層、２
６．２７・・・・・・レジスト層、２６．２８・・・・
・・Ａｒイオンビーム、２９・・・・・・ソース部窓孔
、３゜・・・・・・ドレイン部窓孔、３１・・・・・・
Ａｕ−Ｇｅ合金。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 Ｇ
Claims (1)
- 半絶縁性半導体基板に形成されたＮ形化合物半導体層上
に丁字形のゲート電極を形成する工程と、ゲート電極ヲ
マスクとしてトライエツチングにより、ソース、ドレイ
ン部の前記半導体層を半絶縁性半導体基板内までエツチ
ングする工程と、前記半導体層のエツチングされた部分
に前記半導体層とオーミック接触となる金、舅を形成す
る工程と全含むことを特徴とするショットキゲート型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698183A JPS6057977A (ja) | 1983-09-09 | 1983-09-09 | シヨツトキゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698183A JPS6057977A (ja) | 1983-09-09 | 1983-09-09 | シヨツトキゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057977A true JPS6057977A (ja) | 1985-04-03 |
Family
ID=15841186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16698183A Pending JPS6057977A (ja) | 1983-09-09 | 1983-09-09 | シヨツトキゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057977A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357042U (ja) * | 1986-09-30 | 1988-04-16 | ||
| JPS63110331U (ja) * | 1987-01-08 | 1988-07-15 | ||
| JPH04206839A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH06163600A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 電界効果トランジスタ |
-
1983
- 1983-09-09 JP JP16698183A patent/JPS6057977A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357042U (ja) * | 1986-09-30 | 1988-04-16 | ||
| JPS63110331U (ja) * | 1987-01-08 | 1988-07-15 | ||
| JPH0525784Y2 (ja) * | 1987-01-08 | 1993-06-29 | ||
| JPH04206839A (ja) * | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH06163600A (ja) * | 1992-11-26 | 1994-06-10 | Nec Corp | 電界効果トランジスタ |
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