JPS5931073A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS5931073A JPS5931073A JP14141582A JP14141582A JPS5931073A JP S5931073 A JPS5931073 A JP S5931073A JP 14141582 A JP14141582 A JP 14141582A JP 14141582 A JP14141582 A JP 14141582A JP S5931073 A JPS5931073 A JP S5931073A
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- electrode
- forming
- gate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果トランジスタの製造方法に関するも
のである。ここでは、ヒ化ガリウムを用いた電界効果ト
ランジスタ（以下ＧａＡｓ ＦＥＴと略称する。）を例
に挙げて説明する。
のである。ここでは、ヒ化ガリウムを用いた電界効果ト
ランジスタ（以下ＧａＡｓ ＦＥＴと略称する。）を例
に挙げて説明する。
ＧａＡａ ＦＥＴはマイクロ波領域において、小信号用
および電力用増幅器または発振器などに利用されている
。
および電力用増幅器または発振器などに利用されている
。
ＧａＡｎ Ｌｉ’ＥＴの性能を改善する最も重要な電気
特性費因の一つはソース電極、ドレイン電極およびゲー
ト電極の抵抗の低減化である。通常、電極膜の厚膜化及
び形成条件の工夫により各電極の抵抗の低減化が図られ
ている。
特性費因の一つはソース電極、ドレイン電極およびゲー
ト電極の抵抗の低減化である。通常、電極膜の厚膜化及
び形成条件の工夫により各電極の抵抗の低減化が図られ
ている。
第１図（ａ）〜第３図（ａ）はその主機段階における平
面図、第１図（ｂ）、第２図（ｂ）および第３図（ｂ）
はそれぞれ第１図ｆａ）における１Ｂ−ＩＢ線、第２図
（ａ）における■Ｂ−■Ｂ線および第３図（ａ）におけ
るｌ［Ｂ−［ｌＢ線での断面図である。すなわち、まず
第１図に示すように、半絶縁性基板（１）と、その−主
面上に形成でれて不純物濃度が１ ＝ ３ Ｘ １０１
７／ａｍ”のｎ形層（２）とからなるＧａＡｓウェハを
用意し、このウエハ０ＴＪｔＪ記ｎ形層（２）の表面上
に、写真製版技術とリフトオフ法によって、ソース電極
（３）およびドレイン電極（４〕となる金属膜（例えば
Ａｕ−０６−Ｎｉ合金）を形成して、適切な熱処理を施
することによ如、それぞれに低抵抗のオーミック電極を
得る。ついで、第２図に示すように、静電容量低減など
のために、ｆｉｌＪ記ソース電極（３）およびドレイン
電極（４）の各領域と、次のゲート形成領域とを除く残
余のｎ形層部分をメサエッチングで除去した上で、第３
図に示すように、写真製版技術とフォトリングラフィ法
とを利用して、ゲート電極相レジストノくターン形成、
電流調整用、ゲートエツチング工程を経て比抵抗の小さ
い且つ、膜厚の厚いゲート電極金属膜を蒸着させ、リフ
トオフ法で低抵抗ゲート電極（５）を形成するのである
。
面図、第１図（ｂ）、第２図（ｂ）および第３図（ｂ）
はそれぞれ第１図ｆａ）における１Ｂ−ＩＢ線、第２図
（ａ）における■Ｂ−■Ｂ線および第３図（ａ）におけ
るｌ［Ｂ−［ｌＢ線での断面図である。すなわち、まず
第１図に示すように、半絶縁性基板（１）と、その−主
面上に形成でれて不純物濃度が１ ＝ ３ Ｘ １０１
７／ａｍ”のｎ形層（２）とからなるＧａＡｓウェハを
用意し、このウエハ０ＴＪｔＪ記ｎ形層（２）の表面上
に、写真製版技術とリフトオフ法によって、ソース電極
（３）およびドレイン電極（４〕となる金属膜（例えば
Ａｕ−０６−Ｎｉ合金）を形成して、適切な熱処理を施
することによ如、それぞれに低抵抗のオーミック電極を
得る。ついで、第２図に示すように、静電容量低減など
のために、ｆｉｌＪ記ソース電極（３）およびドレイン
電極（４）の各領域と、次のゲート形成領域とを除く残
余のｎ形層部分をメサエッチングで除去した上で、第３
図に示すように、写真製版技術とフォトリングラフィ法
とを利用して、ゲート電極相レジストノくターン形成、
電流調整用、ゲートエツチング工程を経て比抵抗の小さ
い且つ、膜厚の厚いゲート電極金属膜を蒸着させ、リフ
トオフ法で低抵抗ゲート電極（５）を形成するのである
。
ここで、このような蒸着により各電極の厚膜化を図る場
合、前記従来の方法では微細加工のためリフトオフ法を
用いるので、所定以上に厚膜化するとリフトオフが出来
ガくなる欠点がおった０この発明は従来のこのような欠
点を改醤して、ノｖ脱化を容易に達成するだめの方法を
提供しようとするものであり、以下この発明方法の一実
施例に・ついて詳細に説明する。
合、前記従来の方法では微細加工のためリフトオフ法を
用いるので、所定以上に厚膜化するとリフトオフが出来
ガくなる欠点がおった０この発明は従来のこのような欠
点を改醤して、ノｖ脱化を容易に達成するだめの方法を
提供しようとするものであり、以下この発明方法の一実
施例に・ついて詳細に説明する。
第４図Ａいし第６図はこの実施例方法によるＧ ａＡ
ｓ Ｆ］（Ｔの製造工程の主要段階での断面を戎わしで
ある。これらの各図において、この実施例方法において
も、まず、前記第１図および第２図工程と全く同様にし
て、ｎ形層（２）上にソース電極（３）およびドレイン
電極（４）を形成してからメサエッチング工程を実施し
、ついで第４図に示すように、前記ソース電極（３）お
よびドレイン電極（４）に挾まれたゲート形成領域に、
写真製版技術とフォトリソグラフィ法とを利用して、微
細なゲート長をもつゲート電極用レジストパターン（６
）を形成する工程、ゲート電極用金属膜（７）を装着に
より形成する工程を経た後、第５図に示すように、ソー
ス電極（３）。
ｓ Ｆ］（Ｔの製造工程の主要段階での断面を戎わしで
ある。これらの各図において、この実施例方法において
も、まず、前記第１図および第２図工程と全く同様にし
て、ｎ形層（２）上にソース電極（３）およびドレイン
電極（４）を形成してからメサエッチング工程を実施し
、ついで第４図に示すように、前記ソース電極（３）お
よびドレイン電極（４）に挾まれたゲート形成領域に、
写真製版技術とフォトリソグラフィ法とを利用して、微
細なゲート長をもつゲート電極用レジストパターン（６
）を形成する工程、ゲート電極用金属膜（７）を装着に
より形成する工程を経た後、第５図に示すように、ソー
ス電極（３）。
ドレイン電極（４〕およびゲート電極（５）の直上部に
開口する厚膜形成相レジストマスク（８）をゲート電極
用金属膜（７）の上に形成する。その後、ゲート電極用
金属膜（７）を導電路としてメッキによシ前記ソース電
極（３）、ドレイン電極（４）およびゲート電極（５）
の上に金属厚膜（９）を形成する工程を経た後、第６図
に示すように、厚膜形成用レジストマスク（８）を除去
し、かつゲート電極形成用金属膜（７〕の金属厚膜（９
）が形成されていない部分をリフトオフ法によシ除去す
るのでおる。
開口する厚膜形成相レジストマスク（８）をゲート電極
用金属膜（７）の上に形成する。その後、ゲート電極用
金属膜（７）を導電路としてメッキによシ前記ソース電
極（３）、ドレイン電極（４）およびゲート電極（５）
の上に金属厚膜（９）を形成する工程を経た後、第６図
に示すように、厚膜形成用レジストマスク（８）を除去
し、かつゲート電極形成用金属膜（７〕の金属厚膜（９
）が形成されていない部分をリフトオフ法によシ除去す
るのでおる。
すなわち、この実施例方法では、ソース電極（３）。
ドレイン電極（４）およびゲート電極（５）の厚膜化を
メッキにより、同時工程で形成するようにしたものであ
る。
メッキにより、同時工程で形成するようにしたものであ
る。
なお、前記実施例ではＧａＡｓを用いた電界効果トラン
ジスタについて述べたが、このＧａＡｓに限定されるも
のでないことは勿論である。
ジスタについて述べたが、このＧａＡｓに限定されるも
のでないことは勿論である。
以上詳述したようＫこの発明方法によるときは、電界効
果トランジスタにあって、ゲート形成用金属膜をメッキ
用導電路として用い、同時工程で各電極の厚膜化を行え
るようにしたから、微細ノくターン構造を有し、膜厚電
極を有する電界効果トランジスタを作業効率よく且つ歩
留りよく製造し得る利点がある。
果トランジスタにあって、ゲート形成用金属膜をメッキ
用導電路として用い、同時工程で各電極の厚膜化を行え
るようにしたから、微細ノくターン構造を有し、膜厚電
極を有する電界効果トランジスタを作業効率よく且つ歩
留りよく製造し得る利点がある。
第１図（ａ）、第２図（ａ）、第３図（ａ）は従来の電
界効果トランジスタの製造方法の主要段階における状態
を示す平面図、第１図（ｂ）、第２図（ｂ）、第３図（
ｂ）はそれぞれ第１図（ａ）の１Ｂ−ｉＢ線、第２図（
ａ）の■Ｂ−１１Ｂ線、第３図ｆａ）のｊｌ［Ｂ −ｌ
Ｉ Ｂ線での断面図である。 第４図、第５図、第６図はこの発明の一実施例の主要段
階における状態を示す断面図である。 図において、（１）は基板、（２）はｎ形層（半導体層
）、（３）はソース電極、（４）はドレイン電極、（５
）はゲート電極、（６）は第１のレジストマスク、（７
）は金属膜、（８）はＭ２のレジストマスク、（９）＃
−１金属厚膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信 −（外１名） 第１図 （ｄ） 第２図 第４図 第５図 第６図 ３７５−
界効果トランジスタの製造方法の主要段階における状態
を示す平面図、第１図（ｂ）、第２図（ｂ）、第３図（
ｂ）はそれぞれ第１図（ａ）の１Ｂ−ｉＢ線、第２図（
ａ）の■Ｂ−１１Ｂ線、第３図ｆａ）のｊｌ［Ｂ −ｌ
Ｉ Ｂ線での断面図である。 第４図、第５図、第６図はこの発明の一実施例の主要段
階における状態を示す断面図である。 図において、（１）は基板、（２）はｎ形層（半導体層
）、（３）はソース電極、（４）はドレイン電極、（５
）はゲート電極、（６）は第１のレジストマスク、（７
）は金属膜、（８）はＭ２のレジストマスク、（９）＃
−１金属厚膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信 −（外１名） 第１図 （ｄ） 第２図 第４図 第５図 第６図 ３７５−
Claims (1)
- （１）基板上に形成された半導体層上にソース電極およ
びドレイン電極を形成する工程、上記ソース電極部分と
上記ドレイン電極部分とそれらの間のゲート形成領域と
を除いて上記半導体層にメサエッチングを施す工程、上
記ソース電極と上記ドレイン電極と上記ゲート形成領域
の一部からなるゲート電極形成部分との上に開孔する第
１のレジストマスクを形成する工程、この第１のレジス
トマスクの上を含めて全上面に金属膜を被着させる工程
、及び上記金属膜を一方のメッキ用電極として所要の第
２のレジストマスクを用いてメッキを施して上記ソース
電極と上記ドレイン電極と上記ゲート電極形成部分の上
記金属膜からなるゲート電極とを同時に厚膜化する工程
を備えたことを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141582A JPS5931073A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141582A JPS5931073A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931073A true JPS5931073A (ja) | 1984-02-18 |
Family
ID=15291466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14141582A Pending JPS5931073A (ja) | 1982-08-13 | 1982-08-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204772A (ja) * | 1987-02-20 | 1988-08-24 | Sharp Corp | 半導体装置の製造方法 |
| JPH03263838A (ja) * | 1990-03-14 | 1991-11-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
-
1982
- 1982-08-13 JP JP14141582A patent/JPS5931073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204772A (ja) * | 1987-02-20 | 1988-08-24 | Sharp Corp | 半導体装置の製造方法 |
| JPH03263838A (ja) * | 1990-03-14 | 1991-11-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
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