JPS63204772A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63204772A JPS63204772A JP3829187A JP3829187A JPS63204772A JP S63204772 A JPS63204772 A JP S63204772A JP 3829187 A JP3829187 A JP 3829187A JP 3829187 A JP3829187 A JP 3829187A JP S63204772 A JPS63204772 A JP S63204772A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
このfF明は半導体装置の製造装置に関し、特に[型ゲ
ート電極を有した化合物半導体装置の製造方法に関づる
ものである。
ート電極を有した化合物半導体装置の製造方法に関づる
ものである。
L従来の技術1
化合物産導体素子として、たとえばr+′f−t−ンネ
ルQaΔSデバイスはアナログ分野ではその高周波領域
におGJる侵れた低雄音符竹が、またディジタル分野で
はその高速性、1(消費電力性が11目され現(を活発
に研究が行なわれている。
ルQaΔSデバイスはアナログ分野ではその高周波領域
におGJる侵れた低雄音符竹が、またディジタル分野で
はその高速性、1(消費電力性が11目され現(を活発
に研究が行なわれている。
この優れた持着を十分に発揮さヒるためには、素子に寄
生する成分7j (iわらソース・ゲート容量(Cgs
)やソース抵抗(Rs )箸の低減が必要どされ、その
ために各f111?ルファライメントプ自ヒスの開発J
3よびグー1−良(La)の短縮が図られている。特に
このI−gの′)rj綿はc!llsの低減および1〜
ランス]ンダクタ(Gm )の同士に効果的であるが、
ゲート電極の断面積が減少するためゲート抵抗(RO)
の増大をもたらし、特性の向上を妨げる。そこでゲー1
〜1に極の断面形状をT型にすることによって1.、g
短縮によるGgsを低−トさ1、G翔増加を維持しつつ
Rgの増大庖抑えている。
生する成分7j (iわらソース・ゲート容量(Cgs
)やソース抵抗(Rs )箸の低減が必要どされ、その
ために各f111?ルファライメントプ自ヒスの開発J
3よびグー1−良(La)の短縮が図られている。特に
このI−gの′)rj綿はc!llsの低減および1〜
ランス]ンダクタ(Gm )の同士に効果的であるが、
ゲート電極の断面積が減少するためゲート抵抗(RO)
の増大をもたらし、特性の向上を妨げる。そこでゲー1
〜1に極の断面形状をT型にすることによって1.、g
短縮によるGgsを低−トさ1、G翔増加を維持しつつ
Rgの増大庖抑えている。
第2図はこのT型ゲート電極の従来の′IEJ造方法全
方法た工程断面図である。
方法た工程断面図である。
以ド、図を参照して従来の製造方法について説明する。
エビタコ1゛シヤル成長またはイオン注入法を用い【能
@層を形成したQaAsよりなる半導体基板1上にCV
D法等によって絶縁膜2を形成する。
@層を形成したQaAsよりなる半導体基板1上にCV
D法等によって絶縁膜2を形成する。
次に絶縁膜2上に形成したレジストを写真製版法等でバ
ターニングし、それをマスクとして絶縁膜2をエツチン
グしゲートl1liL(Jに相当する所望の開口を形成
する(第2図(a )参照)。
ターニングし、それをマスクとして絶縁膜2をエツチン
グしゲートl1liL(Jに相当する所望の開口を形成
する(第2図(a )参照)。
開口形成侵、レジスト3を除去し新たなレジストアを形
成するが、同じく写真製版法等でバターニングし′CT
型グー1〜電極の上層部分の幅に応じた開[1を形成す
る(第2図(b)参照)。このとき必要があれば半導体
λ1板1にリセス1ツブング笠の処押を行なってもよい
。
成するが、同じく写真製版法等でバターニングし′CT
型グー1〜電極の上層部分の幅に応じた開[1を形成す
る(第2図(b)参照)。このとき必要があれば半導体
λ1板1にリセス1ツブング笠の処押を行なってもよい
。
最債に、電子ビーム蒸着法等の方法によりゲート電極を
形成するゲート金属を蒸セして、リフトオフ法によりT
型形状の電極8を形成する(第2図(C)参照)。
形成するゲート金属を蒸セして、リフトオフ法によりT
型形状の電極8を形成する(第2図(C)参照)。
以上が従来の製造方法によるT望ゲート電極の形成り法
であるがその他の従来の方法として、■ 多層レジスト
を用いてその断面Iil■を゛1ヲ1りに形成した後、
ゲート金属を蒸着し同じくリフトオフ法によってT型ゲ
ート電極を形成するij Fii。
であるがその他の従来の方法として、■ 多層レジスト
を用いてその断面Iil■を゛1ヲ1りに形成した後、
ゲート金属を蒸着し同じくリフトオフ法によってT型ゲ
ート電極を形成するij Fii。
■ 2Fy4に金属を蒸着し、上層金属をマスクとして
下層金属をサイド1ツブーングすることによってF型形
状に加工してT型グー]−電1(を形成する方法 笠が挙げられる。
下層金属をサイド1ツブーングすることによってF型形
状に加工してT型グー]−電1(を形成する方法 笠が挙げられる。
[発明が解決しようとする問題点]
上記のJ:うな従来の製造方法では、以下のような問題
点を右する。
点を右する。
第2図にて示した製造方法および上記■による方法はい
ずれもリフトオフ法を基本としているが、bともとりフ
トオフ法で形成できる金属の厚さは形成したレジストの
厚さに強く依存し、一般的には1μmが限界である。こ
れ以上レジストが厚く形成されるとリフトオフしないの
である。ところが、1g短縮への要請は神めで厳しく特
に12GLlz帯以上の高周波デバイスにあっては、[
−(Jは約0.25μ慣以下であることが要求される。
ずれもリフトオフ法を基本としているが、bともとりフ
トオフ法で形成できる金属の厚さは形成したレジストの
厚さに強く依存し、一般的には1μmが限界である。こ
れ以上レジストが厚く形成されるとリフトオフしないの
である。ところが、1g短縮への要請は神めで厳しく特
に12GLlz帯以上の高周波デバイスにあっては、[
−(Jは約0.25μ慣以下であることが要求される。
したがって、このときのRgは極めて大ぎくなるので1
μm程度の上層金属ではこの増大を十分に抑えることが
困難となるという問題点があった。
μm程度の上層金属ではこの増大を十分に抑えることが
困難となるという問題点があった。
また上記■の方法にあっては、上層の金属を厚く形成す
ることは可能であるが、下層金属をり゛イドエツヂング
する際エツゾーングがされる下1fi金属下部の半導体
基板にエツチングによるダメージが加えられ、(の装置
の特性を劣化させる等の問題点があった。
ることは可能であるが、下層金属をり゛イドエツヂング
する際エツゾーングがされる下1fi金属下部の半導体
基板にエツチングによるダメージが加えられ、(の装置
の特性を劣化させる等の問題点があった。
この発明は以上のような問題点を解決するために<【さ
れたもので、T型形状のゲート電極の上層部を所望の厚
さに形成でき、かつ形成時にJ31Jる半導体基板への
ダメージを与えない半導体装置の製造方法を提供するこ
とを目的とする。
れたもので、T型形状のゲート電極の上層部を所望の厚
さに形成でき、かつ形成時にJ31Jる半導体基板への
ダメージを与えない半導体装置の製造方法を提供するこ
とを目的とする。
[問題点を解決するための手段]
この発明に係る半導体装置の製造方法は、Tへす形状の
ゲート電極の上h′−1金属をメッキ法で形成するもの
である。
ゲート電極の上h′−1金属をメッキ法で形成するもの
である。
[作用]
この発明においては、1゛型形状の下層金属をメッキ法
で形成するのでその19さを所望の厚さで形成でき、し
かもエツチング法を使用しないので半導体1板にダメー
ジを!)えることもない。
で形成するのでその19さを所望の厚さで形成でき、し
かもエツチング法を使用しないので半導体1板にダメー
ジを!)えることもない。
[実施例]
第1図はこの発明の一実施例にお()る概略製造工程図
T:ある。
T:ある。
以ド、図を参照してこの発明の製造り法をび2明する。
従来例の第2図(a )と同じく、エピタキシャル成長
またはイオン注入法を用いC能動層を形成した、たとえ
ばQaAsよりなる半導体基板1上にCVD法等によ7
)で絶縁膜2を形成した後、その上に形成したレジスト
を写真製版法でバターニングしてマスクとしたエツチン
グによってゲート長L Qに相当する所望の開口を形成
する〈第1図(a ’)参照)。
またはイオン注入法を用いC能動層を形成した、たとえ
ばQaAsよりなる半導体基板1上にCVD法等によ7
)で絶縁膜2を形成した後、その上に形成したレジスト
を写真製版法でバターニングしてマスクとしたエツチン
グによってゲート長L Qに相当する所望の開口を形成
する〈第1図(a ’)参照)。
ここで絶縁膜2としてはSt NX 、St Ozのよ
うな無機物の他にポリイミド(PIQ)のような有機絶
縁膜を用いてもよい。また絶縁膜を形成せずに直接レジ
ス[・の塗布によるバターニングを行なうことも可能で
ある。
うな無機物の他にポリイミド(PIQ)のような有機絶
縁膜を用いてもよい。また絶縁膜を形成せずに直接レジ
ス[・の塗布によるバターニングを行なうことも可能で
ある。
このとき必要であればリセスエッチング等の処理を行な
ってもよい。
ってもよい。
絶縁膜2に開口を形成した侵、レジスト3を除去し開口
内部も含め第1の金属層4を全面に、たとえば電子ビー
ム法、スパッタ法、CVD法等によって蒸着する。但し
、絶縁膜の形成の代わりにレジストの直接塗布を行なっ
た場合はB温雰囲気となる蒸着法は避けるべきである。
内部も含め第1の金属層4を全面に、たとえば電子ビー
ム法、スパッタ法、CVD法等によって蒸着する。但し
、絶縁膜の形成の代わりにレジストの直接塗布を行なっ
た場合はB温雰囲気となる蒸着法は避けるべきである。
ここでこの第1の金属層4は侵工程のメッキ法による給
電電極ともなるのである程度厚く蒸着する(第1図<b
>参照)。
電電極ともなるのである程度厚く蒸着する(第1図<b
>参照)。
次に第1の金属層4土にレジス1−5を形成し、これを
?7′真製版法でバターニングして−r tv+ゲート
電極の、L胴部に相当する開口を形成する。レジスト5
の開口部に露出した第1の金属層4を給電電極として第
2の金属層をメッキ法により“Cその[に形成するが、
このときレジスト5の厚さ以上の所望1!の厚さに第1
の金WAFRを形成することがでさる〈第1図(C)参
照)。
?7′真製版法でバターニングして−r tv+ゲート
電極の、L胴部に相当する開口を形成する。レジスト5
の開口部に露出した第1の金属層4を給電電極として第
2の金属層をメッキ法により“Cその[に形成するが、
このときレジスト5の厚さ以上の所望1!の厚さに第1
の金WAFRを形成することがでさる〈第1図(C)参
照)。
最後にレジスト5を除去した後、第2の金属層6をマス
クとして不要な金属1?14を1ツブング除去して所望
のT!%°!形状のゲート市1々が形成されろく第1図
(d )参照)。
クとして不要な金属1?14を1ツブング除去して所望
のT!%°!形状のゲート市1々が形成されろく第1図
(d )参照)。
なお、第2の金属層は低抵抗でメッキしやりい八〇を用
いるのが最も適しているが、他の金属でも0■能である
。第1の金属層については特に制限が(2いが、第2の
金m層と反応して高抵抗化するようなたとえばΔ肛とA
U等の組合わけを用いるときは、さらにこの間にたとえ
ばT1のようなバリアメタルを蒸着して反応を妨げるこ
とが必要である。
いるのが最も適しているが、他の金属でも0■能である
。第1の金属層については特に制限が(2いが、第2の
金m層と反応して高抵抗化するようなたとえばΔ肛とA
U等の組合わけを用いるときは、さらにこの間にたとえ
ばT1のようなバリアメタルを蒸着して反応を妨げるこ
とが必要である。
また、上記実施例では、半導体基板としてQaAsの化
合物半導体を例にしているが、他の化合物半導体でもよ
く、さらにシリコン基板等の単一の元素よりなる半導体
基板であってもよい。
合物半導体を例にしているが、他の化合物半導体でもよ
く、さらにシリコン基板等の単一の元素よりなる半導体
基板であってもよい。
[発明の効果]
この発明は以−F説明したとおり、T型形状のゲート電
極の上層金属を十分に厚く形成できるので、グー1−長
1..0の微小にかかわらず低抵抗のゲート電極となる
のでその高性能化が保証でき、さらにT型形状を形成す
る際エツチング法によらないので半導体基板に無用のダ
メージを与えないという効果がある。
極の上層金属を十分に厚く形成できるので、グー1−長
1..0の微小にかかわらず低抵抗のゲート電極となる
のでその高性能化が保証でき、さらにT型形状を形成す
る際エツチング法によらないので半導体基板に無用のダ
メージを与えないという効果がある。
第1図はこの発明の一実施例における概略製造工程図、
第2図は従来の製造方法を丞した工程図である。 図において、1は半導体基板、2は絶縁膜、4は第1の
金属層、5はレジスト、6は第2の金属層である。 なお、各図中同一符号は同一または相当部分を示す。 第1図 第21i11m
第2図は従来の製造方法を丞した工程図である。 図において、1は半導体基板、2は絶縁膜、4は第1の
金属層、5はレジスト、6は第2の金属層である。 なお、各図中同一符号は同一または相当部分を示す。 第1図 第21i11m
Claims (1)
- 【特許請求の範囲】 T型断面形状の電極を有した半導体装置の製造方法であ
つて、 半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜に前記T型断面形状の下部形状に応じた幅の
第1の開口を形成する工程と、 前記第1の開口の内部を含み、前記絶縁膜上に第1の金
属層を形成する工程と、 前記第1の金属層上にレジストを形成する工程と、 前記絶縁膜の前記第1の開口に対応する前記レジストの
部分に前記T型断面形状の上部形状に応じた幅の第2の
開口を形成する工程と、 前記第2の開口によって露出した前記第1の金属層上に
、前記第1の金属層を給電電極としたメッキ法によつて
第2の金属層を形成する工程と、前記レジストを除去し
、前記第2の金属下の第1の金属層を残して前記第1の
金属層を除去する工程とを備えた、半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62038291A JPH07118482B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62038291A JPH07118482B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63204772A true JPS63204772A (ja) | 1988-08-24 |
JPH07118482B2 JPH07118482B2 (ja) | 1995-12-18 |
Family
ID=12521202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62038291A Expired - Fee Related JPH07118482B2 (ja) | 1987-02-20 | 1987-02-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07118482B2 (ja) |
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-
1987
- 1987-02-20 JP JP62038291A patent/JPH07118482B2/ja not_active Expired - Fee Related
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