JPS63299120A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPS63299120A JPS63299120A JP13572487A JP13572487A JPS63299120A JP S63299120 A JPS63299120 A JP S63299120A JP 13572487 A JP13572487 A JP 13572487A JP 13572487 A JP13572487 A JP 13572487A JP S63299120 A JPS63299120 A JP S63299120A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置のＭｗ１形成方法に係り、特に
全多層ｆｌｔ極の形成方法に関するものである。
全多層ｆｌｔ極の形成方法に関するものである。
バイポーラＩＣでは、そのｔｓ積度を上げろための１つ
の手段として、電極配線を多層化する方式％式％ 従来における半導体装置の全長ＩＩ電極形成方法を第２
図について説明する。
の手段として、電極配線を多層化する方式％式％ 従来における半導体装置の全長ＩＩ電極形成方法を第２
図について説明する。
半導体基板（シリコンウェハー）の機能領域に全多層電
極を形成する場合は、まず第２図Ａに示すように半導体
基板１の上面にＣＶＤ （Ｃｈｅｍｉｅａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により層間絶ｔｔＨＭ’
Ａ２を形成し、且つ絶縁膜２に半導体基板１の機能領域
に通じるコンタクｊ・ホール２ａを形成する。次に、第
２図Ｂに示す如く、半導体基板１の絶縁膜２側にチタン
・タングステン合金３を蒸着した後、その上面に金層４
をスパッタにより形成し、更、にその上面を第２図Ｃに
示すようにポジレジスト５によりパターニングし、パタ
ニングされたスパッタ金５４上に第２図りの如く金メッ
キｒＩｉ６を形成する。その後はポジレジスト５を除去
し、スパッタ金Ｆａ４をウェット処理によりエツチング
して第２図Ｅに示す状態にした後、チタン・タングステ
ン合金３を過酸化水素水にてエツチングを行い、第２図
Ｆに示すように半導体基板１上の能動領域に全多層電極
７を形成する。
極を形成する場合は、まず第２図Ａに示すように半導体
基板１の上面にＣＶＤ （Ｃｈｅｍｉｅａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により層間絶ｔｔＨＭ’
Ａ２を形成し、且つ絶縁膜２に半導体基板１の機能領域
に通じるコンタクｊ・ホール２ａを形成する。次に、第
２図Ｂに示す如く、半導体基板１の絶縁膜２側にチタン
・タングステン合金３を蒸着した後、その上面に金層４
をスパッタにより形成し、更、にその上面を第２図Ｃに
示すようにポジレジスト５によりパターニングし、パタ
ニングされたスパッタ金５４上に第２図りの如く金メッ
キｒＩｉ６を形成する。その後はポジレジスト５を除去
し、スパッタ金Ｆａ４をウェット処理によりエツチング
して第２図Ｅに示す状態にした後、チタン・タングステ
ン合金３を過酸化水素水にてエツチングを行い、第２図
Ｆに示すように半導体基板１上の能動領域に全多層電極
７を形成する。
上記のような従来の全長層電極形成方法では、スパッタ
金層４のエツチングを硝酸と塩化水素との混合液による
ウェット処理で行っていたため、そのウェット処理時に
スパッタ金Ｍ４の両側が第２図Ｆのようにエツチングさ
れてしまい、これに伴い半導体基板１の機能領域とチタ
ン・タングステン合金３との接触面積が小さくなり、電
極が浮上ったりするほか、微細パターンの電極、配線の
形成が不可能になる問題があった。
金層４のエツチングを硝酸と塩化水素との混合液による
ウェット処理で行っていたため、そのウェット処理時に
スパッタ金Ｍ４の両側が第２図Ｆのようにエツチングさ
れてしまい、これに伴い半導体基板１の機能領域とチタ
ン・タングステン合金３との接触面積が小さくなり、電
極が浮上ったりするほか、微細パターンの電極、配線の
形成が不可能になる問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、スパッタ金層のサイドエツチングを減少させ
、微細パターンの電極成形を可能にした半導体装置の電
極形成方法を提供することを目的とする。
たもので、スパッタ金層のサイドエツチングを減少させ
、微細パターンの電極成形を可能にした半導体装置の電
極形成方法を提供することを目的とする。
この発明に係る半導体装置の電極形成方法は、スパッタ
金層をプラズマエツチング等のドライエツチングにより
エツチングするようにしたものである。
金層をプラズマエツチング等のドライエツチングにより
エツチングするようにしたものである。
この発明においては、バリア金属層、スパッタ金層およ
び金メッキ電極層がそれぞれ形成された後のスパッタ金
層のエツチングにプラズマエツチング等のドライエツチ
ング法が利用されるため、スパッタ金層のサイドエツチ
ングが大幅に減少し、微細パターンの電極形成が可能に
なる。
び金メッキ電極層がそれぞれ形成された後のスパッタ金
層のエツチングにプラズマエツチング等のドライエツチ
ング法が利用されるため、スパッタ金層のサイドエツチ
ングが大幅に減少し、微細パターンの電極形成が可能に
なる。
以下、この発明方法の一実施例を第１図について説明す
る。
る。
第１図Ａ〜Ｆはこの発明にかかる半導体装置の電極形成
方法の工程順序を示すもので、半導体基板上に電極を形
成する場合は、まず、第１図Ａに示すようにトランジス
タ、その他の機能領域を形成した半導体基板１上に絶縁
ｙ４２を被着し、この絶縁膜２に機能領域に対応して所
要のコンタクトホール２ａを形成する。次に、絶！１ｌ
１２の上面およびコンタクトホール２ａの部分には、第
１図Ｂに示す如くチタン・タングステン合金等のバリア
金属層３を蒸着法にて形成し、更にバリア金属層３上に
スパッタリング法により金１ｆｊ４を被着形成する。次
いで上記スパッタ金１！４上に写真製版法によるポジレ
ジスト５にて機能領域と対応する部分が開口されるよう
第１図Ｃの如くパタニングした後、第１図りに示すよう
にパタニングにより開口された部分のスパッタ金ＪＷ４
上にメッキ成長法により金電極層６を形成する。次に第
°１図Ｅに示す如くポジレジスト５ＷＩを除去した後、
スパッタ金ＮＩ４をプラズマエツチング法によりエツチ
ングし、更に過酸化水素水にてチタン・タングステン等
のバリア金属ＦＪａをエツチングし、第１図Ｆに示す如
（全長ｌ！電極８を形成する。
方法の工程順序を示すもので、半導体基板上に電極を形
成する場合は、まず、第１図Ａに示すようにトランジス
タ、その他の機能領域を形成した半導体基板１上に絶縁
ｙ４２を被着し、この絶縁膜２に機能領域に対応して所
要のコンタクトホール２ａを形成する。次に、絶！１ｌ
１２の上面およびコンタクトホール２ａの部分には、第
１図Ｂに示す如くチタン・タングステン合金等のバリア
金属層３を蒸着法にて形成し、更にバリア金属層３上に
スパッタリング法により金１ｆｊ４を被着形成する。次
いで上記スパッタ金１！４上に写真製版法によるポジレ
ジスト５にて機能領域と対応する部分が開口されるよう
第１図Ｃの如くパタニングした後、第１図りに示すよう
にパタニングにより開口された部分のスパッタ金ＪＷ４
上にメッキ成長法により金電極層６を形成する。次に第
°１図Ｅに示す如くポジレジスト５ＷＩを除去した後、
スパッタ金ＮＩ４をプラズマエツチング法によりエツチ
ングし、更に過酸化水素水にてチタン・タングステン等
のバリア金属ＦＪａをエツチングし、第１図Ｆに示す如
（全長ｌ！電極８を形成する。
上記のような本実施例にあっては、スパッタ金Ｗｉ４を
プラズマエツチング法によりエツチングするから、スパ
ッタ金Ｊｌ！１４のサイドエツチングが従来のウェット
処理方法に比し大幅に減少され、これに伴い下地基板１
とチタン・タングステン合金との接触面積を大きくとる
ことができ、電極８の浮上りが防止される他、配線を含
めた全多層電極の微細パターン化が容易になる。
プラズマエツチング法によりエツチングするから、スパ
ッタ金Ｊｌ！１４のサイドエツチングが従来のウェット
処理方法に比し大幅に減少され、これに伴い下地基板１
とチタン・タングステン合金との接触面積を大きくとる
ことができ、電極８の浮上りが防止される他、配線を含
めた全多層電極の微細パターン化が容易になる。
なお、上記実施例ではシリコンバイポーラトランジスタ
を例に示したが、同様の電極形態を有するもの、例えば
ＧａＡｓｒｉ界効果トランジスタやアルミナ等を基体と
する薄膜基板にも適用できる。
を例に示したが、同様の電極形態を有するもの、例えば
ＧａＡｓｒｉ界効果トランジスタやアルミナ等を基体と
する薄膜基板にも適用できる。
また、スパッタ金Ｈ４のエツチングは、プラズマエツチ
ング法に限らず、他のドライエツチング法、例えばＲＩ
Ｅ法を利用しても良い。
ング法に限らず、他のドライエツチング法、例えばＲＩ
Ｅ法を利用しても良い。
〔発明の効果〕
以上のように、この発明によれば半導体基板の機能領域
に全多層電極を形成するとき、そのスパッタ金層のエツ
チングにプラズマエツチング等のドライエツチング法を
採用したので、スパッタ金層のサイドエツチングが大幅
に減少でき、微細パターンの電極形成が可能になる効果
がある。
に全多層電極を形成するとき、そのスパッタ金層のエツ
チングにプラズマエツチング等のドライエツチング法を
採用したので、スパッタ金層のサイドエツチングが大幅
に減少でき、微細パターンの電極形成が可能になる効果
がある。
第１図Ａ〜Ｆはこの発明にかかるｍ極形成方法切用断面
図である。 １−半導体基板、２ 絶縁膜、３・バリア金属層、４．
スパッタ金層、５・−ポジレジスト、６・・メッキ電極
層、８ 電極。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大暑 増雄（外２名） 才２図
図である。 １−半導体基板、２ 絶縁膜、３・バリア金属層、４．
スパッタ金層、５・−ポジレジスト、６・・メッキ電極
層、８ 電極。 なお、図中同一符号は同−又は相当部分を示す。 代理人 大暑 増雄（外２名） 才２図
Claims (1)
- 機能領域を形成した半導体基板上に絶縁膜を被着し、こ
の絶縁膜に上記機能領域に対応して所要のコンタクト・
ホールを形成する工程、上記絶縁膜上および上記コンタ
クトホール部分にバリア金属層およびスパッタ金層を順
次被着する工程、上記スパッタ金層上にポジレジストに
てパタニングし機能領域と対応する部分にメッキ成長に
より金電極層を形成した後ポジレジストを除去する工程
、上記金メッキ電極層部分を除くスパッタ金層をドライ
エッチングによりエッチングした後、バリア金属層をエ
ッチングする工程とを備えてなる半導体装置の電極形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13572487A JPS63299120A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13572487A JPS63299120A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299120A true JPS63299120A (ja) | 1988-12-06 |
Family
ID=15158400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13572487A Pending JPS63299120A (ja) | 1987-05-28 | 1987-05-28 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997020342A1 (en) * | 1995-11-29 | 1997-06-05 | Simage Oy | Forming contacts on semiconductor substrates for radiation detectors and imaging devices |
-
1987
- 1987-05-28 JP JP13572487A patent/JPS63299120A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997020342A1 (en) * | 1995-11-29 | 1997-06-05 | Simage Oy | Forming contacts on semiconductor substrates for radiation detectors and imaging devices |
| AU713954B2 (en) * | 1995-11-29 | 1999-12-16 | Simage Oy | Forming contacts on semiconductor substrates for radiation detectors and imaging devices |
| US6046068A (en) * | 1995-11-29 | 2000-04-04 | Simage Oy | Forming contacts on semiconductor substrates radiation detectors and imaging devices |
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