JPH06140567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06140567A JPH06140567A JP29106592A JP29106592A JPH06140567A JP H06140567 A JPH06140567 A JP H06140567A JP 29106592 A JP29106592 A JP 29106592A JP 29106592 A JP29106592 A JP 29106592A JP H06140567 A JPH06140567 A JP H06140567A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist pattern
- forming
- thin film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高誘電体薄膜を容量絶縁膜とする容量素子を
備えた半導体装置の製造方法において、集積回路および
容量素子の各電極と配線とを接続するためのコンタクト
ホールを容易に形成する。 【構成】 集積回路が作り込まれたシリコン基板１の上
に全面にＰｔ膜７、高誘電体薄膜８およびＰｔ膜９を形
成する工程と、Ｐｔ膜９の上に第１のレジストパターン
１０を選択的に形成した後、Ｐｔ膜９および高誘電体薄
膜８を選択的に除去してＰｔ膜９からなる上電極９およ
び高誘電体膜８からなる容量絶縁膜８を形成する工程
と、第１のレジストパターンを除去した後に上電極９と
容量絶縁膜８との全面を覆うようにして第２のレジスト
パターン１２を選択的に形成した後、Ｐｔ膜７を選択的
に除去して下電極７を形成する工程とを有する。
備えた半導体装置の製造方法において、集積回路および
容量素子の各電極と配線とを接続するためのコンタクト
ホールを容易に形成する。 【構成】 集積回路が作り込まれたシリコン基板１の上
に全面にＰｔ膜７、高誘電体薄膜８およびＰｔ膜９を形
成する工程と、Ｐｔ膜９の上に第１のレジストパターン
１０を選択的に形成した後、Ｐｔ膜９および高誘電体薄
膜８を選択的に除去してＰｔ膜９からなる上電極９およ
び高誘電体膜８からなる容量絶縁膜８を形成する工程
と、第１のレジストパターンを除去した後に上電極９と
容量絶縁膜８との全面を覆うようにして第２のレジスト
パターン１２を選択的に形成した後、Ｐｔ膜７を選択的
に除去して下電極７を形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電体薄膜を容量絶
縁膜とする容量素子を有する半導体装置の製造方法に関
する。
縁膜とする容量素子を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年マイコン、デジタルシグナルプロセ
ッサ（以下ＤＳＰと略す）などのプロセッサの高速化・
低消費電力化により民生用電子機器は一段と高度化して
きている。それにともない電子機器から発生する電磁波
雑音である不要輻射が大きな問題となってきている。そ
のため電子機器側で不要輻射低減対策を講じるととも
に、マイコンやＤＳＰなどに対しても不要輻射低減対策
が強く要求されるようになってきた。
ッサ（以下ＤＳＰと略す）などのプロセッサの高速化・
低消費電力化により民生用電子機器は一段と高度化して
きている。それにともない電子機器から発生する電磁波
雑音である不要輻射が大きな問題となってきている。そ
のため電子機器側で不要輻射低減対策を講じるととも
に、マイコンやＤＳＰなどに対しても不要輻射低減対策
が強く要求されるようになってきた。
【０００３】以下従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図１３（ａ）〜
（ｃ）は従来の半導体装置の製造方法における前段工程
の工程断面図、図１４（ａ）〜（ｃ）は同製造方法の中
段工程を説明する工程断面図、図１５（ａ）、（ｂ）は
同製造方法における後段工程の工程断面図である。まず
図１３（ａ）に示すように、シリコン基板２１の上に分
離酸化膜２２、高濃度領域２３、絶縁膜２４、ゲート配
線２５等が形成される。この絶縁膜２４の上に全面にチ
タン（Ｔｉ）膜２６および白金（Ｐｔ）膜２７を形成し
た後、フォトリソグラフィー法を用いて下電極を形成す
るためのレジストパターン２８を形成し、このレジスト
パターン２８をマスクにしてＰｔ膜２７およびＴｉ膜２
６をエッチングすることによってＴｉ膜２６をバリアと
したＰｔ膜２７からなる下電極（以下Ｐｔ膜２７と同一
符号を付して下電極２７とする）を形成する。次に図１
３（ｂ）に示すように、レジストパターン２８を除去し
た後、全面に高誘電体薄膜２９を回転塗布法により形成
し、熱処理を施す。次に図１３（ｃ）示すように、高誘
電体薄膜２９の上全面にＰｔ膜３０を堆積する。
て、図面を参照しながら説明する。図１３（ａ）〜
（ｃ）は従来の半導体装置の製造方法における前段工程
の工程断面図、図１４（ａ）〜（ｃ）は同製造方法の中
段工程を説明する工程断面図、図１５（ａ）、（ｂ）は
同製造方法における後段工程の工程断面図である。まず
図１３（ａ）に示すように、シリコン基板２１の上に分
離酸化膜２２、高濃度領域２３、絶縁膜２４、ゲート配
線２５等が形成される。この絶縁膜２４の上に全面にチ
タン（Ｔｉ）膜２６および白金（Ｐｔ）膜２７を形成し
た後、フォトリソグラフィー法を用いて下電極を形成す
るためのレジストパターン２８を形成し、このレジスト
パターン２８をマスクにしてＰｔ膜２７およびＴｉ膜２
６をエッチングすることによってＴｉ膜２６をバリアと
したＰｔ膜２７からなる下電極（以下Ｐｔ膜２７と同一
符号を付して下電極２７とする）を形成する。次に図１
３（ｂ）に示すように、レジストパターン２８を除去し
た後、全面に高誘電体薄膜２９を回転塗布法により形成
し、熱処理を施す。次に図１３（ｃ）示すように、高誘
電体薄膜２９の上全面にＰｔ膜３０を堆積する。
【０００４】次に図１４（ａ）に示すように、フォトリ
ソグラフィー法を用いて上電極のレジストパターン３２
を形成し、このレジストパターン３２をマスクにして選
択的にＰｔ膜３０と高誘電体薄膜２９を除去して上電極
（以下Ｐｔ膜３０と同一符号を付して上電極３０とす
る）３０と容量絶縁膜（以下高誘電体薄膜２９と同一符
号を付して容量絶縁膜２９とする）２９を形成する。な
お高誘電体薄膜２９を回転塗布法で形成した場合、下地
の絶縁膜２４の表面段差を反映して形成されている凹部
には高誘電体薄膜２９が他の領域よりも厚く形成される
ために、凹部には高誘電体薄膜２９の残渣３１が残る。
次に図１４（ｂ）に示すように、レジストパターン３２
を除去した後全面に保護膜３３を形成する。その後、フ
ォトリソグラフィー法を用いて上電極３０および下電極
２７へのコンタクトホール３３ａを形成する。次に図１
４（ｃ）に示すように、フォトリソグラフィー法を用い
て集積回路へのコンタクトホールを形成するためのレジ
ストパターン３４を形成し、保護膜３３に開口３５を形
成する。次に図１５（ａ）に示すように、コンタクトホ
ールを形成するためのレジストパターン３４をマスクに
して高誘電体薄膜２９の残渣３１および絶縁膜２４を除
去してコンタクトホール３６を形成する。次に図１５
（ｂ）に示すように、通常の配線工程を用いてバリア金
属３７および配線３８を形成する。
ソグラフィー法を用いて上電極のレジストパターン３２
を形成し、このレジストパターン３２をマスクにして選
択的にＰｔ膜３０と高誘電体薄膜２９を除去して上電極
（以下Ｐｔ膜３０と同一符号を付して上電極３０とす
る）３０と容量絶縁膜（以下高誘電体薄膜２９と同一符
号を付して容量絶縁膜２９とする）２９を形成する。な
お高誘電体薄膜２９を回転塗布法で形成した場合、下地
の絶縁膜２４の表面段差を反映して形成されている凹部
には高誘電体薄膜２９が他の領域よりも厚く形成される
ために、凹部には高誘電体薄膜２９の残渣３１が残る。
次に図１４（ｂ）に示すように、レジストパターン３２
を除去した後全面に保護膜３３を形成する。その後、フ
ォトリソグラフィー法を用いて上電極３０および下電極
２７へのコンタクトホール３３ａを形成する。次に図１
４（ｃ）に示すように、フォトリソグラフィー法を用い
て集積回路へのコンタクトホールを形成するためのレジ
ストパターン３４を形成し、保護膜３３に開口３５を形
成する。次に図１５（ａ）に示すように、コンタクトホ
ールを形成するためのレジストパターン３４をマスクに
して高誘電体薄膜２９の残渣３１および絶縁膜２４を除
去してコンタクトホール３６を形成する。次に図１５
（ｂ）に示すように、通常の配線工程を用いてバリア金
属３７および配線３８を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、コンタクトホール３６をドライエッチン
グ法を用いて形成する際に、高誘電体薄膜２９の残渣３
１は絶縁膜２４を除去するガス系では除去できないため
エッチングガスを変えるなど製造工程が複雑になり、さ
らにウェットエッチング法を用いて形成しようとする
と、高誘電体薄膜２９の残渣３１のエッチングレートが
極めて高いために、コンタクトホール３６が残渣３１の
部分で逆テーパ形状となって配線３８が断線するなどの
課題を有していた。
来の構成では、コンタクトホール３６をドライエッチン
グ法を用いて形成する際に、高誘電体薄膜２９の残渣３
１は絶縁膜２４を除去するガス系では除去できないため
エッチングガスを変えるなど製造工程が複雑になり、さ
らにウェットエッチング法を用いて形成しようとする
と、高誘電体薄膜２９の残渣３１のエッチングレートが
極めて高いために、コンタクトホール３６が残渣３１の
部分で逆テーパ形状となって配線３８が断線するなどの
課題を有していた。
【０００６】本発明は上記の従来の課題を解決するもの
で、容量素子を備え、簡単な方法で配線の断線を引き起
こすことなく集積回路と配線または多層配線間を導体接
続するためのコンタクトホールを形成できる半導体装置
の製造方法を提供することを目的とする。
で、容量素子を備え、簡単な方法で配線の断線を引き起
こすことなく集積回路と配線または多層配線間を導体接
続するためのコンタクトホールを形成できる半導体装置
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、集積回路が作り込
まれた支持基板の上に第１の金属膜、高誘電体薄膜およ
び第２の金属膜を形成する工程と、第２の金属膜上に第
１のレジストパターンを選択的に形成した後第２の金属
膜および高誘電体薄膜を選択的に除去して第２の電極お
よび容量絶縁膜を形成する工程と、第１のレジストパタ
ーンを除去した後に第２のレジストパターンを選択的に
形成する工程と、第２のレジストパターンをマスクにし
て第１の金属膜を選択的に除去して第１の電極を形成す
る工程と、第２のレジストパターンを除去する工程とか
らなる構成を有している。
に本発明の半導体装置の製造方法は、集積回路が作り込
まれた支持基板の上に第１の金属膜、高誘電体薄膜およ
び第２の金属膜を形成する工程と、第２の金属膜上に第
１のレジストパターンを選択的に形成した後第２の金属
膜および高誘電体薄膜を選択的に除去して第２の電極お
よび容量絶縁膜を形成する工程と、第１のレジストパタ
ーンを除去した後に第２のレジストパターンを選択的に
形成する工程と、第２のレジストパターンをマスクにし
て第１の金属膜を選択的に除去して第１の電極を形成す
る工程と、第２のレジストパターンを除去する工程とか
らなる構成を有している。
【０００８】
【作用】この構成によって、支持基板上に形成された集
積回路または配線へのコンタクホールが酸化膜または窒
化膜など通常の半導体装置によく用いられる絶縁膜を除
去するだけで形成することができるので、逆テーパのな
いコンタクトホールを形成することができる。
積回路または配線へのコンタクホールが酸化膜または窒
化膜など通常の半導体装置によく用いられる絶縁膜を除
去するだけで形成することができるので、逆テーパのな
いコンタクトホールを形成することができる。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１（ａ）〜（ｃ）は本発明の第１
の実施例における半導体装置の製造方法の前段工程の工
程断面図、図２（ａ）、（ｂ）は同製造方法の中段工程
の工程断面図、図３（ａ）〜（ｃ）は同製造方法の後段
工程の工程断面図である。まず図１（ａ）に示すよう
に、シリコン基板１の上に分離酸化膜２、高濃度領域
３、絶縁膜４、ゲート配線５などが形成される。この絶
縁膜４の上に全面にＴｉ膜６およびＰｔ膜７を形成す
る。次に図１（ｂ）に示すように、全面に高誘電体薄膜
８を回転塗布法により形成し、熱処理を施す。次に図１
（ｃ）に示すように、高誘電体薄膜８の上に全面に上電
極となるＰｔ膜９を堆積する。次に図２（ａ）に示すよ
うに、フォトリソグラフィー法を用いて上電極を形成す
るためのレジストパターン１０を形成し、このレジスト
パターン１０をマスクにしてＰｔ膜９と高誘電体薄膜８
を選択的に除去し、上電極（以下Ｐｔ電極９と同一符号
を付して上電極９とする）９と容量絶縁膜（高誘電体薄
膜８と同一符号を付して容量絶縁膜８とする）８を形成
する。このとき、絶縁膜４の表面の下地段差を反映して
形成されている凹部には高誘電体薄膜８が他の領域より
も厚く形成されるために、凹部には高誘電体薄膜８の残
渣１１が形成される。次に図２（ｂ）に示すように、レ
ジストパターン１０を除去した後、下電極を形成するた
めのレジストパターン１２を形成し、このレジストパタ
ーン１２をマスクにしてＰｔ膜７、Ｔｉ膜６をエッチン
グすることによってＴｉ膜６をバリアとした下電極（以
下Ｐｔ電極７と同一符号を付してした下電極７とする）
７を形成するとともに高誘電体薄膜８の残渣１１も除去
する。次に図３（ａ）に示すように、レジストパターン
１２を除去した後に、全面に保護膜１３を形成する。次
に図３（ｂ）に示すように、フォトリソグラフィー法を
用いて上電極９および下電極７へのコンタクトホール１
４を形成する。次に図３（ｃ）に示すように、通常のコ
ンタクトホール形成工程により集積回路へのコンタクト
ホール４ａを形成し、通常の配線工程を用いてバリア金
属１５および配線１６を形成して集積回路へのコンタク
トおよび容量素子の下電極７と上電極９へのコンタクト
を形成する。
しながら説明する。図１（ａ）〜（ｃ）は本発明の第１
の実施例における半導体装置の製造方法の前段工程の工
程断面図、図２（ａ）、（ｂ）は同製造方法の中段工程
の工程断面図、図３（ａ）〜（ｃ）は同製造方法の後段
工程の工程断面図である。まず図１（ａ）に示すよう
に、シリコン基板１の上に分離酸化膜２、高濃度領域
３、絶縁膜４、ゲート配線５などが形成される。この絶
縁膜４の上に全面にＴｉ膜６およびＰｔ膜７を形成す
る。次に図１（ｂ）に示すように、全面に高誘電体薄膜
８を回転塗布法により形成し、熱処理を施す。次に図１
（ｃ）に示すように、高誘電体薄膜８の上に全面に上電
極となるＰｔ膜９を堆積する。次に図２（ａ）に示すよ
うに、フォトリソグラフィー法を用いて上電極を形成す
るためのレジストパターン１０を形成し、このレジスト
パターン１０をマスクにしてＰｔ膜９と高誘電体薄膜８
を選択的に除去し、上電極（以下Ｐｔ電極９と同一符号
を付して上電極９とする）９と容量絶縁膜（高誘電体薄
膜８と同一符号を付して容量絶縁膜８とする）８を形成
する。このとき、絶縁膜４の表面の下地段差を反映して
形成されている凹部には高誘電体薄膜８が他の領域より
も厚く形成されるために、凹部には高誘電体薄膜８の残
渣１１が形成される。次に図２（ｂ）に示すように、レ
ジストパターン１０を除去した後、下電極を形成するた
めのレジストパターン１２を形成し、このレジストパタ
ーン１２をマスクにしてＰｔ膜７、Ｔｉ膜６をエッチン
グすることによってＴｉ膜６をバリアとした下電極（以
下Ｐｔ電極７と同一符号を付してした下電極７とする）
７を形成するとともに高誘電体薄膜８の残渣１１も除去
する。次に図３（ａ）に示すように、レジストパターン
１２を除去した後に、全面に保護膜１３を形成する。次
に図３（ｂ）に示すように、フォトリソグラフィー法を
用いて上電極９および下電極７へのコンタクトホール１
４を形成する。次に図３（ｃ）に示すように、通常のコ
ンタクトホール形成工程により集積回路へのコンタクト
ホール４ａを形成し、通常の配線工程を用いてバリア金
属１５および配線１６を形成して集積回路へのコンタク
トおよび容量素子の下電極７と上電極９へのコンタクト
を形成する。
【００１０】以上のように本実施例では、下電極７を形
成すると同時に高誘電体薄膜８の残渣１１を除去するこ
とができるので、コンタクトホール４ａを形成する領域
に高誘電体薄膜８の残渣１１は存在しない。したがって
コンタクトホール４ａを通常の半導体工程で簡単に形成
することができる。さらに本実施例では、通常の集積回
路工程に高誘電体薄膜８を容量絶縁膜８とする容量素子
を形成する工程を付加しただけであり、通常の集積回路
工程との整合性は高い。
成すると同時に高誘電体薄膜８の残渣１１を除去するこ
とができるので、コンタクトホール４ａを形成する領域
に高誘電体薄膜８の残渣１１は存在しない。したがって
コンタクトホール４ａを通常の半導体工程で簡単に形成
することができる。さらに本実施例では、通常の集積回
路工程に高誘電体薄膜８を容量絶縁膜８とする容量素子
を形成する工程を付加しただけであり、通常の集積回路
工程との整合性は高い。
【００１１】次に本発明の第２の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。図４（ａ）〜（ｃ）は同半導体装置の製造方法の前
段工程の工程断面図、図５（ａ）〜（ｃ）は同製造方法
の中段工程の工程断面図、図６（ａ）〜（ｃ）は同製造
方法の後段工程の工程断面図である。これらの図におい
て、第１の実施例と同一箇所には同一符号を付し、異な
る点のみ説明する。図４（ａ）〜図５（ａ）までの工程
は図１（ａ）〜図２（ａ）に示す第１の実施例と同じで
あり、説明を省略する。第２の実施例が第１の実施例と
異なる点は、図５（ｂ）に示すように下電極７を形成す
るためのレジストパターン１２をマスクにして、まず高
誘電体薄膜８の残渣１１をウェットエッチングなどの方
法によって完全に除去した後に、図５（ｃ）に示すよう
にＰｔ膜７およびＴｉ膜６をエッチングすることによっ
てＴｉ膜６をバリアとする下電極７を形成することであ
る。なお図６（ａ）〜（ｃ）は図３（ａ）〜（ｃ）に示
す第１の実施例と同じであり、説明を省略する。
装置の製造方法について、図面を参照しながら説明す
る。図４（ａ）〜（ｃ）は同半導体装置の製造方法の前
段工程の工程断面図、図５（ａ）〜（ｃ）は同製造方法
の中段工程の工程断面図、図６（ａ）〜（ｃ）は同製造
方法の後段工程の工程断面図である。これらの図におい
て、第１の実施例と同一箇所には同一符号を付し、異な
る点のみ説明する。図４（ａ）〜図５（ａ）までの工程
は図１（ａ）〜図２（ａ）に示す第１の実施例と同じで
あり、説明を省略する。第２の実施例が第１の実施例と
異なる点は、図５（ｂ）に示すように下電極７を形成す
るためのレジストパターン１２をマスクにして、まず高
誘電体薄膜８の残渣１１をウェットエッチングなどの方
法によって完全に除去した後に、図５（ｃ）に示すよう
にＰｔ膜７およびＴｉ膜６をエッチングすることによっ
てＴｉ膜６をバリアとする下電極７を形成することであ
る。なお図６（ａ）〜（ｃ）は図３（ａ）〜（ｃ）に示
す第１の実施例と同じであり、説明を省略する。
【００１２】以上のように本実施例では、高誘電体薄膜
８の残渣１１を完全に除去した後に下電極７を形成する
ので、第１の実施例と同様にコンタクトホール４ａを形
成する領域に高誘電体薄膜８の残渣１１は存在しない。
したがってコンタクトホール４ａを通常の半導体工程で
簡単に形成することができる。さらに本実施例も第１の
実施例と同様に、通常の集積回路工程に高誘電体薄膜８
を容量絶縁膜８とする容量素子を形成する工程を付加し
ただけであり、通常の集積回路工程との整合性は高い。
８の残渣１１を完全に除去した後に下電極７を形成する
ので、第１の実施例と同様にコンタクトホール４ａを形
成する領域に高誘電体薄膜８の残渣１１は存在しない。
したがってコンタクトホール４ａを通常の半導体工程で
簡単に形成することができる。さらに本実施例も第１の
実施例と同様に、通常の集積回路工程に高誘電体薄膜８
を容量絶縁膜８とする容量素子を形成する工程を付加し
ただけであり、通常の集積回路工程との整合性は高い。
【００１３】次に本発明の第３の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。図７（ａ）〜（ｃ）は本発明の第３の実施例におけ
る半導体装置の製造方法の前段工程の工程断面図、図８
（ａ）、（ｂ）は同製造方法の中段工程の工程断面図、
図９（ａ）、（ｂ）同製造方法の後段工程の工程断面図
である。まず図７（ａ）に示すように、シリコン基板１
の上に分離酸化膜２、高濃度領域３、絶縁膜４およびゲ
ート配線５などが形成される。この絶縁膜４の上に全面
にＴｉ膜６およびＰｔ膜７を形成した後、フォトリソグ
ラフィー法を用いて下電極７を形成するためのレジスト
パターン１２を形成する。このレジストパターン１２を
マスクにしてＰｔ膜７およびＴｉ膜６をエッチングする
ことによってＴｉ膜６をバリアとした下電極７を形成す
る。次に図７（ｂ）に示すように、レジストパターン１
２を除去した後、全面に高誘電体薄膜８を回転塗布法に
よって形成し、熱処理を施す。次に図７（ｃ）に示すよ
うに、高誘電体薄膜８の上に全面にＰｔ膜９を堆積す
る。次に図８（ａ）に示すように、フォトリソグラフィ
ー法を用いて上電極９を形成するためのレジストパター
ン１０を形成し、このパターン１０をマスクにしてＰｔ
膜９と高誘電体薄膜８を除去して上電極９および容量絶
縁膜８を形成する。このとき、絶縁膜４の表面の凹部に
残された高誘電体薄膜８の残渣１１をレジストパターン
１０をマスクにして完全に除去する。次に図８（ｂ）に
示すように、全面に保護膜１３を形成する。次にフォト
リソグラフィー法を用いて上電極９および下電極７への
コンタクトホール１４を形成する。次に図９（ｂ）に示
すように、通常のコンタクトホール形成工程により集積
回路へのコンタクトホール４ａを形成し、通常の配線工
程を用いてバリア金属１５および配線１６を形成して集
積回路へのコンタクトおよび容量素子の下電極７と上電
極９へのコンタクトを形成する。
装置の製造方法について、図面を参照しながら説明す
る。図７（ａ）〜（ｃ）は本発明の第３の実施例におけ
る半導体装置の製造方法の前段工程の工程断面図、図８
（ａ）、（ｂ）は同製造方法の中段工程の工程断面図、
図９（ａ）、（ｂ）同製造方法の後段工程の工程断面図
である。まず図７（ａ）に示すように、シリコン基板１
の上に分離酸化膜２、高濃度領域３、絶縁膜４およびゲ
ート配線５などが形成される。この絶縁膜４の上に全面
にＴｉ膜６およびＰｔ膜７を形成した後、フォトリソグ
ラフィー法を用いて下電極７を形成するためのレジスト
パターン１２を形成する。このレジストパターン１２を
マスクにしてＰｔ膜７およびＴｉ膜６をエッチングする
ことによってＴｉ膜６をバリアとした下電極７を形成す
る。次に図７（ｂ）に示すように、レジストパターン１
２を除去した後、全面に高誘電体薄膜８を回転塗布法に
よって形成し、熱処理を施す。次に図７（ｃ）に示すよ
うに、高誘電体薄膜８の上に全面にＰｔ膜９を堆積す
る。次に図８（ａ）に示すように、フォトリソグラフィ
ー法を用いて上電極９を形成するためのレジストパター
ン１０を形成し、このパターン１０をマスクにしてＰｔ
膜９と高誘電体薄膜８を除去して上電極９および容量絶
縁膜８を形成する。このとき、絶縁膜４の表面の凹部に
残された高誘電体薄膜８の残渣１１をレジストパターン
１０をマスクにして完全に除去する。次に図８（ｂ）に
示すように、全面に保護膜１３を形成する。次にフォト
リソグラフィー法を用いて上電極９および下電極７への
コンタクトホール１４を形成する。次に図９（ｂ）に示
すように、通常のコンタクトホール形成工程により集積
回路へのコンタクトホール４ａを形成し、通常の配線工
程を用いてバリア金属１５および配線１６を形成して集
積回路へのコンタクトおよび容量素子の下電極７と上電
極９へのコンタクトを形成する。
【００１４】以上のように本実施例では、上電極９を形
成する際に高誘電体薄膜８の残渣１１を完全に除去する
ので、第１の実施例と同様にコンタクトホール４ａを形
成する領域に高誘電体薄膜８の残渣１１は存在しない。
したがって、コンタクトホール４ａを通常の半導体工程
で簡単に形成することができる。さらに本実施例も第１
の実施例と同様に、通常の集積回路工程に高誘電体薄膜
８を容量絶縁膜８とする容量素子を形成する工程を付加
しただけであり、通常の集積回路工程との整合性は高
い。
成する際に高誘電体薄膜８の残渣１１を完全に除去する
ので、第１の実施例と同様にコンタクトホール４ａを形
成する領域に高誘電体薄膜８の残渣１１は存在しない。
したがって、コンタクトホール４ａを通常の半導体工程
で簡単に形成することができる。さらに本実施例も第１
の実施例と同様に、通常の集積回路工程に高誘電体薄膜
８を容量絶縁膜８とする容量素子を形成する工程を付加
しただけであり、通常の集積回路工程との整合性は高
い。
【００１５】次に本発明の第４の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。図１０（ａ）〜（ｃ）は本発明の第４の実施例にお
ける半導体装置の製造方法の前段工程の工程断面図、図
１１（ａ）〜（ｃ）は同製造方法の中段工程の工程断面
図、図１２（ａ）、（ｂ）は同製造方法の後段工程の工
程断面図である。なお図１０（ａ）〜（ｃ）は図７
（ａ）〜（ｃ）と同じであるので説明を省略する。図１
１（ａ）に示すように、フォトリソグラフィー法を用い
て上電極を形成するためのレジストパターン１０を形成
し、このレジストパターン１０をマスクにしてＰｔ膜９
と高誘電体薄膜８を除去して上電極９と容量絶縁膜８を
形成する。ここで絶縁膜４の表面の下地段差を反映して
形成された凹部の高誘電体薄膜８の残渣１１を除去する
ためには、上電極９と下電極７に挟まれた容量絶縁膜８
もエッチャントにさらされた状態となるので、容量絶縁
膜８がダメージをうける。そこで、この段階では残渣１
１は除去せずに残した状態にしておく。次に図１１
（ｂ）に示すように、レジストパターン１０を除去した
後に全面に保護膜１３を形成する。次に、フォトリソグ
ラフィー法を用いて上電極９および下電極７を覆うよう
にレジストパターン１７を形成し、このレジストパター
ン１７をマスクにして保護膜１３をエッチングする。次
に図１１（ｃ）に示すように、レジストパターン１７を
マスクにしてウェットエッチングなどの方法で、高誘電
体薄膜８の残渣１１を完全に除去する。次に図１２
（ａ）に示すように、レジストパターン１７を除去した
後に、フォトリソグラフィー法を用いて上電極９および
下電極７へのコンタクトホール１４を形成する。次に図
１２（ｂ）に示すように、通常のコンタクトホール形成
工程により集積回路へのコンタクトホール４ａを形成
し、通常の配線工程を用いてバリア金属１５および配線
１６を形成して集積回路へのコンタクトおよび容量素子
の下電極７と上電極９へのコンタクトを形成する。
装置の製造方法について、図面を参照しながら説明す
る。図１０（ａ）〜（ｃ）は本発明の第４の実施例にお
ける半導体装置の製造方法の前段工程の工程断面図、図
１１（ａ）〜（ｃ）は同製造方法の中段工程の工程断面
図、図１２（ａ）、（ｂ）は同製造方法の後段工程の工
程断面図である。なお図１０（ａ）〜（ｃ）は図７
（ａ）〜（ｃ）と同じであるので説明を省略する。図１
１（ａ）に示すように、フォトリソグラフィー法を用い
て上電極を形成するためのレジストパターン１０を形成
し、このレジストパターン１０をマスクにしてＰｔ膜９
と高誘電体薄膜８を除去して上電極９と容量絶縁膜８を
形成する。ここで絶縁膜４の表面の下地段差を反映して
形成された凹部の高誘電体薄膜８の残渣１１を除去する
ためには、上電極９と下電極７に挟まれた容量絶縁膜８
もエッチャントにさらされた状態となるので、容量絶縁
膜８がダメージをうける。そこで、この段階では残渣１
１は除去せずに残した状態にしておく。次に図１１
（ｂ）に示すように、レジストパターン１０を除去した
後に全面に保護膜１３を形成する。次に、フォトリソグ
ラフィー法を用いて上電極９および下電極７を覆うよう
にレジストパターン１７を形成し、このレジストパター
ン１７をマスクにして保護膜１３をエッチングする。次
に図１１（ｃ）に示すように、レジストパターン１７を
マスクにしてウェットエッチングなどの方法で、高誘電
体薄膜８の残渣１１を完全に除去する。次に図１２
（ａ）に示すように、レジストパターン１７を除去した
後に、フォトリソグラフィー法を用いて上電極９および
下電極７へのコンタクトホール１４を形成する。次に図
１２（ｂ）に示すように、通常のコンタクトホール形成
工程により集積回路へのコンタクトホール４ａを形成
し、通常の配線工程を用いてバリア金属１５および配線
１６を形成して集積回路へのコンタクトおよび容量素子
の下電極７と上電極９へのコンタクトを形成する。
【００１６】なお本実施例ではレジストパターン１７を
残した状態で高誘電体薄膜８の残渣１１を除去したが、
レジストパターン１７を除去した後に高誘電体薄膜８の
残渣１１を除去しても同様な効果が得られる。
残した状態で高誘電体薄膜８の残渣１１を除去したが、
レジストパターン１７を除去した後に高誘電体薄膜８の
残渣１１を除去しても同様な効果が得られる。
【００１７】以上のように本実施例の製造方法では、容
量絶縁膜８としての高誘電体薄膜８にダメージを与える
ことなく、高誘電体薄膜８の残渣１１を完全に除去でき
るので、第１の実施例と同様にコンタクトホール４ａを
形成する領域に高誘電体薄膜８の残渣１１は存在しな
い。したがってコンタクトホール４ａを通常の半導体工
程で簡単に形成することができる。さらに本実施例も第
１の実施例と同様に、通常の集積回路工程に高誘電体薄
膜８を容量絶縁膜８とする容量素子形成する工程を付加
しただけであり、通常の集積回路工程との整合性は高
い。
量絶縁膜８としての高誘電体薄膜８にダメージを与える
ことなく、高誘電体薄膜８の残渣１１を完全に除去でき
るので、第１の実施例と同様にコンタクトホール４ａを
形成する領域に高誘電体薄膜８の残渣１１は存在しな
い。したがってコンタクトホール４ａを通常の半導体工
程で簡単に形成することができる。さらに本実施例も第
１の実施例と同様に、通常の集積回路工程に高誘電体薄
膜８を容量絶縁膜８とする容量素子形成する工程を付加
しただけであり、通常の集積回路工程との整合性は高
い。
【００１８】
【発明の効果】以上のように本発明は、集積回路が作り
込まれた支持基板の上に第１の金属膜、高誘電体薄膜お
よび第２の金属膜を形成する工程と、第２の金属膜上に
第１のレジストパターンを選択的に形成した後第２の金
属膜および高誘電体薄膜を選択的に除去して第２の電極
および容量絶縁膜を形成する工程と、第１のレジストパ
ターンを除去した後に第２のレジストパターンを選択的
に形成する工程と、第２のレジストパターンをマスクに
して第１の金属膜を選択的に除去して第１の電極を形成
する工程とからなる構成を有しており、容量素子を形成
したにも関わらず集積回路または配線へのコンタクホー
ルを酸化膜または窒化膜などの通常半導体装置によく用
いられる絶縁膜のエッチングのみで形成することができ
る優れた半導体装置の製造方法を実現できるものであ
る。
込まれた支持基板の上に第１の金属膜、高誘電体薄膜お
よび第２の金属膜を形成する工程と、第２の金属膜上に
第１のレジストパターンを選択的に形成した後第２の金
属膜および高誘電体薄膜を選択的に除去して第２の電極
および容量絶縁膜を形成する工程と、第１のレジストパ
ターンを除去した後に第２のレジストパターンを選択的
に形成する工程と、第２のレジストパターンをマスクに
して第１の金属膜を選択的に除去して第１の電極を形成
する工程とからなる構成を有しており、容量素子を形成
したにも関わらず集積回路または配線へのコンタクホー
ルを酸化膜または窒化膜などの通常半導体装置によく用
いられる絶縁膜のエッチングのみで形成することができ
る優れた半導体装置の製造方法を実現できるものであ
る。
【図１】（ａ）〜（ｃ）は本発明の第１の実施例におけ
る半導体装置の製造方法の前段工程の工程断面図
る半導体装置の製造方法の前段工程の工程断面図
【図２】（ａ）、（ｂ）は本発明の第１の実施例におけ
る半導体装置の製造方法の中段工程の工程断面図
る半導体装置の製造方法の中段工程の工程断面図
【図３】（ａ）〜（ｃ）は本発明の第１の実施例におけ
る半導体装置の製造方法の後段工程の工程断面図
る半導体装置の製造方法の後段工程の工程断面図
【図４】（ａ）〜（ｃ）は本発明の第２の実施例におけ
る半導体装置の製造方法の前段工程の工程断面図
る半導体装置の製造方法の前段工程の工程断面図
【図５】（ａ）〜（ｃ）は本発明の第２の実施例におけ
る半導体装置の製造方法の中段工程の工程断面図
る半導体装置の製造方法の中段工程の工程断面図
【図６】（ａ）〜（ｃ）は本発明の第２の実施例におけ
る半導体装置の製造方法の後段工程の工程断面図
る半導体装置の製造方法の後段工程の工程断面図
【図７】（ａ）〜（ｃ）は本発明の第３の実施例におけ
る半導体装置の製造方法の前段工程の工程断面図
る半導体装置の製造方法の前段工程の工程断面図
【図８】（ａ）、（ｂ）は本発明の第３の実施例におけ
る半導体装置の製造方法の中段工程の工程断面図
る半導体装置の製造方法の中段工程の工程断面図
【図９】（ａ）、（ｂ）は本発明の第３の実施例におけ
る半導体装置の製造方法の後段工程の工程断面図
る半導体装置の製造方法の後段工程の工程断面図
【図１０】（ａ）〜（ｃ）は本発明の第４の実施例にお
ける半導体装置の製造方法の前段工程の工程断面図
ける半導体装置の製造方法の前段工程の工程断面図
【図１１】（ａ）〜（ｃ）は本発明の第４の実施例にお
ける半導体装置の製造方法の中段工程の工程断面図
ける半導体装置の製造方法の中段工程の工程断面図
【図１２】（ａ）、（ｂ）は本発明の第４の実施例にお
ける半導体装置の製造方法の後段工程の工程断面図
ける半導体装置の製造方法の後段工程の工程断面図
【図１３】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の前段工程の工程断面図
法の前段工程の工程断面図
【図１４】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の中段工程の工程断面図
法の中段工程の工程断面図
【図１５】（ａ）、（ｂ）は従来の半導体装置の製造方
法の後段工程の工程断面図
法の後段工程の工程断面図
１ シリコン基板（支持基板） ７ 白金電極（第１の電極） ８ 容量絶縁膜 ９ 白金電極（第２の電極） １０ レジストパターン １２ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 恭博 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (4)
- 【請求項１】 集積回路が作り込まれた支持基板の上に
第１の金属膜を形成する工程と、前記第１の金属膜の上
に高誘電体薄膜を形成する工程と、前記高誘電体薄膜の
上に第２の金属膜を形成する工程と、前記第２の金属膜
上に第１のレジストパターンを選択的に形成する工程
と、前記第１のレジストパターンをマスクにして前記第
２の金属膜および前記高誘電体薄膜を選択的に除去して
第２の電極および容量絶縁膜を形成する工程と、前記第
１のレジストパターンを除去した後に前記第２の電極と
前記容量絶縁膜との全面を覆うようにして第２のレジス
トパターンを選択的に形成する工程と、前記第２のレジ
ストパターンをマスクにして前記第１の金属膜を選択的
に除去して第１の電極を形成する工程と、前記第２のレ
ジストパターンを除去する工程とを有する半導体装置の
製造方法。 - 【請求項２】 集積回路が作り込まれた支持基板の上に
第１の金属膜を形成する工程と、前記第１の金属膜の上
に高誘電体薄膜を形成する工程と、前記高誘電体薄膜の
上に第２の金属膜を形成する工程と、前記第２の金属膜
上に第１のレジストパターンを選択的に形成する工程
と、前記第１のレジストパターンをマスクにして前記第
２の金属膜および前記高誘電体薄膜を選択的に除去して
第２の電極および容量絶縁膜を形成する工程と、前記第
１のレジストパターンを除去した後に前記第２の電極と
前記高誘電体薄膜との全面を覆うようにして第２のレジ
ストパターンを形成する工程と、前記第２のレジストパ
ターンをマスクにして前記高誘電体薄膜の残渣を除去す
る工程と、前記第２のレジストパターンをマスクにして
前記第１の金属膜を選択的に除去して第１の電極を形成
する工程と、前記第２のレジストパターンを除去する工
程とを有する半導体装置の製造方法。 - 【請求項３】 集積回路が作り込まれた支持基板の上に
第１の金属膜を形成する工程と、前記第１の金属膜の上
に第１のレジストパターンを選択的に形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の
金属膜を選択的に除去して第１の電極を形成する工程
と、前記第１のレジストパターンを除去した後に前記第
１の電極を覆って高誘電体薄膜を形成する工程と、前記
高誘電体薄膜の上に全面に第２の金属膜を形成する工程
と、前記第２の金属膜上に第２のレジストパターンを選
択的に形成する工程と、前記第２のレジストパターンを
マスクにして前記第２の金属膜および前記高誘電体薄膜
を選択的に除去して第２の電極および容量絶縁膜を形成
する工程と、前記第２のレジストパターンを除去した後
に全面に絶縁膜を形成する工程とを有する半導体装置の
製造方法。 - 【請求項４】 集積回路が作り込まれた支持基板の上に
第１の金属膜を形成する工程と、前記第１の金属膜の上
に第１のレジストパターンを選択的に形成する工程と、
前記第１のレジストパターンをマスクにして前記第１の
金属膜を選択的に除去して第１の電極を形成する工程
と、前記第１のレジストパターンを除去した後に前記第
１の電極を覆って高誘電体薄膜を形成する工程と、前記
高誘電体薄膜の上に第２の金属膜を形成する工程と、前
記第２の金属膜上に第２のレジストパターンを選択的に
形成する工程と、前記第２のレジストパターンをマスク
にして前記第２の金属膜および前記高誘電体薄膜を選択
的に除去して第２の電極および容量絶縁膜を形成する工
程と、前記第２のレジストパターンを除去した後に全面
に絶縁膜を形成する工程と、前記第１の電極と前記第２
の電極と前記容量絶縁膜との全面を覆うようにして第３
のレジストパターンを選択的に形成する工程と、前記第
３のレジストパターンをマスクにして前記高誘電体薄膜
の残渣を除去し、さらに前記絶縁膜を選択的に除去する
工程と、前記第３のレジストパターンを除去する工程と
を有する半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29106592A JPH06140567A (ja) | 1992-10-29 | 1992-10-29 | 半導体装置の製造方法 |
| EP93304609A EP0574275B1 (en) | 1992-06-12 | 1993-06-14 | Semiconductor device having capacitor |
| DE69333864T DE69333864T2 (de) | 1992-06-12 | 1993-06-14 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
| EP97106056A EP0789395B1 (en) | 1992-06-12 | 1993-06-14 | Manufacturing method for semiconductor device having capacitor |
| DE69317940T DE69317940T2 (de) | 1992-06-12 | 1993-06-14 | Halbleiterbauelement mit Kondensator |
| US08/778,953 US5717233A (en) | 1992-06-12 | 1997-01-06 | Semiconductor device having capacitior and manufacturing method thereof |
| US08/947,712 US6126752A (en) | 1992-06-12 | 1997-10-09 | Semiconductor device having capacitor and manufacturing apparatus thereof |
| US08/950,920 US6080617A (en) | 1992-06-12 | 1997-10-15 | Semiconductor device having capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29106592A JPH06140567A (ja) | 1992-10-29 | 1992-10-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140567A true JPH06140567A (ja) | 1994-05-20 |
Family
ID=17763971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29106592A Pending JPH06140567A (ja) | 1992-06-12 | 1992-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103724A (ja) * | 2013-11-27 | 2015-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-10-29 JP JP29106592A patent/JPH06140567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103724A (ja) * | 2013-11-27 | 2015-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010072659A (ko) | 반도체 부품 제조 방법 | |
| KR100470541B1 (ko) | 리프트-오프처리에의한백금-금속패턴형성방법 | |
| JP3157734B2 (ja) | 強誘電体メモリ装置及びその製造方法 | |
| JPH06140567A (ja) | 半導体装置の製造方法 | |
| JP3278933B2 (ja) | 半導体装置の製造方法 | |
| JPH0992786A (ja) | Ｍｉｍキャパシタ並びに同キャパシタおよび配線の形成方法 | |
| JP3623377B2 (ja) | 半導体装置の製造方法 | |
| JP2002141472A (ja) | 半導体装置及びその製造方法 | |
| JPH05343613A (ja) | 集積回路装置 | |
| KR100349692B1 (ko) | 강유전체 메모리 소자의 보호막 식각 방법 | |
| KR100609537B1 (ko) | 반도체 소자의 제조 방법 | |
| TW296464B (en) | Method of manufacturing chess board scribed line of integrated circuit | |
| JPS62137853A (ja) | 多層配線の形成方法 | |
| JPS62245650A (ja) | 多層配線構造体の製造法 | |
| JPH09121023A (ja) | 半導体装置 | |
| JPH01144671A (ja) | 半導体メモリ装置の製造方法 | |
| JPH02134818A (ja) | 配線構造体の形成法 | |
| KR920007067B1 (ko) | 층간배선 금속의 제조방법 | |
| TW462104B (en) | Manufacturing method for integrating the copper wire and capacitor device | |
| JPH0462972A (ja) | 半導体装置 | |
| JPH08274098A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2004071840A (ja) | 半導体装置の製造方法 | |
| JPH0462855A (ja) | 半導体装置およびその製造方法 | |
| JP2000188375A (ja) | 半導体装置の製造方法 | |
| JPS6315457A (ja) | 半導体装置の製造方法 |