JP3157734B2 - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する強誘電体メモリ装置及びその製造方法に関す
る。
タを有する強誘電体メモリ装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体デバイスにおいて、キャパ
シタ絶縁膜として従来のシリコン酸化膜やシリコン窒化
膜に代わり、強誘電体薄膜を用いたデバイスの応用が注
目されてきている。強誘電体の特徴である高誘電率やヒ
ステリシス特性による残留分極を利用して、大容量コン
デンサや不揮発性機能を有するメモリ等が実現される。
シタ絶縁膜として従来のシリコン酸化膜やシリコン窒化
膜に代わり、強誘電体薄膜を用いたデバイスの応用が注
目されてきている。強誘電体の特徴である高誘電率やヒ
ステリシス特性による残留分極を利用して、大容量コン
デンサや不揮発性機能を有するメモリ等が実現される。
【０００３】これらの強誘電体は、一般にペロブスカイ
ト構造と呼ばれ、格子位置に酸素を含む結晶構造を有す
る金属酸化物の一種である。
ト構造と呼ばれ、格子位置に酸素を含む結晶構造を有す
る金属酸化物の一種である。
【０００４】以下、従来の強誘電体メモリを図面に基づ
いて説明する。
いて説明する。
【０００５】図４は従来の強誘電体メモリの構成断面図
である。図４に示すように、シリコンよりなる半導体基
板１０１の上にはトランジスタ１０２が形成されてお
り、半導体基板１０１の上に堆積された層間絶縁膜１０
３内には、導電性薄膜よりなる下部電極１０４ａと強誘
電体薄膜よりなる容量絶縁膜１０４ｂと導電性薄膜より
なる上部電極１０４ｃとを有する強誘電体キャパシタ１
０４が形成されている。層間絶縁膜１０３には、トラン
ジスタ１０２と強誘電体キャパシタ１０４との間に位置
する半導体基板１０１の上面を露出させる第１の接続孔
１０５と、上部電極１０４ｃの上面を露出させる第２の
接続孔１０６とが形成されると共に、第１の接続孔１０
５と第２の接続孔１０６とを介して半導体基板１０１と
上部電極１０４ｃとを電気的に接続する導電膜よりなる
配線層１０７が形成されている。層間絶縁膜１０３及び
配線層１０７の上には全面にわたって表面保護膜１０８
が形成されている。
である。図４に示すように、シリコンよりなる半導体基
板１０１の上にはトランジスタ１０２が形成されてお
り、半導体基板１０１の上に堆積された層間絶縁膜１０
３内には、導電性薄膜よりなる下部電極１０４ａと強誘
電体薄膜よりなる容量絶縁膜１０４ｂと導電性薄膜より
なる上部電極１０４ｃとを有する強誘電体キャパシタ１
０４が形成されている。層間絶縁膜１０３には、トラン
ジスタ１０２と強誘電体キャパシタ１０４との間に位置
する半導体基板１０１の上面を露出させる第１の接続孔
１０５と、上部電極１０４ｃの上面を露出させる第２の
接続孔１０６とが形成されると共に、第１の接続孔１０
５と第２の接続孔１０６とを介して半導体基板１０１と
上部電極１０４ｃとを電気的に接続する導電膜よりなる
配線層１０７が形成されている。層間絶縁膜１０３及び
配線層１０７の上には全面にわたって表面保護膜１０８
が形成されている。
【０００６】強誘電体メモリ装置の製造時においては、
配線層１０７を形成した後、トランジスタ１０２のしき
い値電圧を安定化させるために、水素雰囲気で熱処理が
行なわれ、その後、表面保護膜１０８として通常はＳｉ
窒化膜等が堆積される。
配線層１０７を形成した後、トランジスタ１０２のしき
い値電圧を安定化させるために、水素雰囲気で熱処理が
行なわれ、その後、表面保護膜１０８として通常はＳｉ
窒化膜等が堆積される。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来の強誘電体メモリ装置は、熱処理工程における水素雰
囲気又は保護膜形成工程におけるガスに含まれる水素が
キャパシタ部に拡散し、強誘電体薄膜を還元する。その
結果、強誘電体薄膜の結晶組成が崩れるため、本来の特
性を有しなくなるという問題を生じる。
来の強誘電体メモリ装置は、熱処理工程における水素雰
囲気又は保護膜形成工程におけるガスに含まれる水素が
キャパシタ部に拡散し、強誘電体薄膜を還元する。その
結果、強誘電体薄膜の結晶組成が崩れるため、本来の特
性を有しなくなるという問題を生じる。
【０００８】本発明は、強誘電体メモリ装置におけるキ
ャパシタ部に水素が侵入しないようにすることを目的と
する。
ャパシタ部に水素が侵入しないようにすることを目的と
する。
【０００９】
【課題を解決するための手段】請求項１の発明が講じた
解決手段は、強誘電体メモリ装置を、基板上に形成され
ており、下部電極と、該下部電極の上の強誘電体よりな
る容量絶縁膜と、該容量絶縁膜の上の上部電極とを有す
る強誘電体キャパシタを備え、前記強誘電体キャパシタ
の周囲を形成する前記上部電極及び容量絶縁膜の各上面
及び側面と、前記強誘電体キャパシタの周囲を形成する
前記下部電極の側面とは、Ｔｉ酸化膜により直接覆われ
ている構成とするものである。請求項２の発明が講じた
解決手段は、基板上に形成されており、下部電極と、該
下部電極の上の強誘電体よりなる容量絶縁膜と、該容量
絶縁膜の上の上部電極とを有する強誘電体キャパシタを
備え、前記強誘電体キャパシタの周囲を形成する前記上
部電極の上面及び側面と前記容量絶縁膜の上面とは、Ｔ
ｉ窒化膜により直接覆われ、且つ、前記強誘電体キャパ
シタの周囲を形成する前記容量絶縁膜の側面と前記下部
電極の側面とは、Ｔｉ酸化膜により直接覆われている構
成とするものである。
解決手段は、強誘電体メモリ装置を、基板上に形成され
ており、下部電極と、該下部電極の上の強誘電体よりな
る容量絶縁膜と、該容量絶縁膜の上の上部電極とを有す
る強誘電体キャパシタを備え、前記強誘電体キャパシタ
の周囲を形成する前記上部電極及び容量絶縁膜の各上面
及び側面と、前記強誘電体キャパシタの周囲を形成する
前記下部電極の側面とは、Ｔｉ酸化膜により直接覆われ
ている構成とするものである。請求項２の発明が講じた
解決手段は、基板上に形成されており、下部電極と、該
下部電極の上の強誘電体よりなる容量絶縁膜と、該容量
絶縁膜の上の上部電極とを有する強誘電体キャパシタを
備え、前記強誘電体キャパシタの周囲を形成する前記上
部電極の上面及び側面と前記容量絶縁膜の上面とは、Ｔ
ｉ窒化膜により直接覆われ、且つ、前記強誘電体キャパ
シタの周囲を形成する前記容量絶縁膜の側面と前記下部
電極の側面とは、Ｔｉ酸化膜により直接覆われている構
成とするものである。
【００１０】 請求項１の構成により、強誘電体キャパ
シタにおける上部電極及び容量絶縁膜の各上面及び側面
と下部電極の側面とは、Ｔｉ酸化膜により直接覆われて
いるため、水素雰囲気での熱処理や成膜時に、容量絶縁
膜である強誘電体薄膜中に水素が侵入しない。また、請
求項２の構成により、強誘電体キャパシタにおける上部
電極の上面及び側面と容量絶縁膜の上面とはＴｉ窒化膜
により直接覆われており、強誘電体キャパシタにおける
容量絶縁膜の側面及び下部電極の側面はＴｉ酸化膜によ
り直接覆われているため、水素雰囲気での熱処理や成膜
時に、容量絶縁膜である強誘電体薄膜中に水素が侵入し
ない。
シタにおける上部電極及び容量絶縁膜の各上面及び側面
と下部電極の側面とは、Ｔｉ酸化膜により直接覆われて
いるため、水素雰囲気での熱処理や成膜時に、容量絶縁
膜である強誘電体薄膜中に水素が侵入しない。また、請
求項２の構成により、強誘電体キャパシタにおける上部
電極の上面及び側面と容量絶縁膜の上面とはＴｉ窒化膜
により直接覆われており、強誘電体キャパシタにおける
容量絶縁膜の側面及び下部電極の側面はＴｉ酸化膜によ
り直接覆われているため、水素雰囲気での熱処理や成膜
時に、容量絶縁膜である強誘電体薄膜中に水素が侵入し
ない。
【００１１】 請求項３の発明が講じた解決手段は、強
誘電体メモリ装置の製造方法を、基板上に、下部電極
と、該下部電極の上の強誘電体よりなる容量絶縁膜と、
該容量絶縁膜の上の上部電極とを有する強誘電体キャパ
シタを形成する工程と、前記基板の上に全面にわたって
Ｔｉよりなる金属膜を堆積する工程と、前記基板に対し
て酸素雰囲気で熱処理を行なって前記金属膜を酸化させ
ることによりＴｉ酸化膜を形成する工程と、前記強誘電
体キャパシタをマスクするレジストパターンを形成し、
該レジストパターンを用いて前記Ｔｉ酸化膜に対してエ
ッチングを行なうことにより、該Ｔｉ酸化膜よりなり前
記強誘電体キャパシタの上面及び側面に該強誘電体キャ
パシタを保護するキャパシタ保護膜を形成する工程と、
前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記Ｔｉ酸化膜に対して一連のエ
ッチングを行なって前記層間絶縁膜に前記上部電極の上
面を露出させる接続孔を形成する工程と、前記層間絶縁
膜の上における所定領域並びに前記上部電極の上面にお
ける前記接続孔の露出部及び前記接続孔の壁面にＴｉ窒
化膜を最下層とする多重配線層を形成する工程とを備え
ている構成とするものである。
誘電体メモリ装置の製造方法を、基板上に、下部電極
と、該下部電極の上の強誘電体よりなる容量絶縁膜と、
該容量絶縁膜の上の上部電極とを有する強誘電体キャパ
シタを形成する工程と、前記基板の上に全面にわたって
Ｔｉよりなる金属膜を堆積する工程と、前記基板に対し
て酸素雰囲気で熱処理を行なって前記金属膜を酸化させ
ることによりＴｉ酸化膜を形成する工程と、前記強誘電
体キャパシタをマスクするレジストパターンを形成し、
該レジストパターンを用いて前記Ｔｉ酸化膜に対してエ
ッチングを行なうことにより、該Ｔｉ酸化膜よりなり前
記強誘電体キャパシタの上面及び側面に該強誘電体キャ
パシタを保護するキャパシタ保護膜を形成する工程と、
前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記Ｔｉ酸化膜に対して一連のエ
ッチングを行なって前記層間絶縁膜に前記上部電極の上
面を露出させる接続孔を形成する工程と、前記層間絶縁
膜の上における所定領域並びに前記上部電極の上面にお
ける前記接続孔の露出部及び前記接続孔の壁面にＴｉ窒
化膜を最下層とする多重配線層を形成する工程とを備え
ている構成とするものである。
【００１２】 請求項３の構成により、強誘電体キャパ
シタの上面及び側面に該強誘電体キャパシタを保護する
Ｔｉ酸化膜よりなるキャパシタ保護膜を形成する工程
と、上部電極の上面における接続孔の露出部及び該接続
孔の壁面にＴｉ窒化膜を最下層とする多重配線層を形成
する工程とを備えているため、強誘電体キャパシタの上
面及び側面を水素を通さない膜であるＴｉの酸化膜又は
窒化膜によって直接覆うので、水素雰囲気での熱処理や
成膜時に、容量絶縁膜となる強誘電体薄膜中に水素が侵
入しない。
シタの上面及び側面に該強誘電体キャパシタを保護する
Ｔｉ酸化膜よりなるキャパシタ保護膜を形成する工程
と、上部電極の上面における接続孔の露出部及び該接続
孔の壁面にＴｉ窒化膜を最下層とする多重配線層を形成
する工程とを備えているため、強誘電体キャパシタの上
面及び側面を水素を通さない膜であるＴｉの酸化膜又は
窒化膜によって直接覆うので、水素雰囲気での熱処理や
成膜時に、容量絶縁膜となる強誘電体薄膜中に水素が侵
入しない。
【００１３】 請求項４の発明が講じた解決手段は、強
誘電体メモリ装置の製造方法を、基板上に、下層の導電
膜、強誘電体よりなる絶縁膜及び上層の導電膜を順次堆
積する工程と、前記上層の導電膜に対して選択的にエッ
チングを行なって上部電極を形成する工程と、前記基板
の上に全面にわたってＴｉ窒化膜を堆積した後、該Ｔｉ
窒化膜よりなりキャパシタ形成領域に該キャパシタ形成
領域を保護するキャパシタ上面保護膜を形成する工程
と、前記キャパシタ上面保護膜をマスクとして前記下層
の導電膜及び絶縁膜に対してエッチングを行なって、前
記下層の導電膜よりなる下部電極と、前記絶縁膜よりな
る容量絶縁膜と、前記上部電極とを有する強誘電体キャ
パシタを形成する工程と、前記基板の上に全面にわたっ
てＴｉよりなる金属膜を堆積する工程と、前記基板に対
して酸素雰囲気で熱処理を行なって前記金属膜を酸化さ
せることによりＴｉ酸化膜を形成する工程と、前記Ｔｉ
酸化膜に対してエッチバックを行なって、該Ｔｉ酸化膜
よりなり前記強誘電体キャパシタの側面に該強誘電体キ
ャパシタの側面を保護するキャパシタ側面保護膜を形成
する工程と、前記基板の上に全面にわたって層間絶縁膜
を堆積した後、該層間絶縁膜及び前記Ｔｉ窒化膜に対し
て一連のエッチングを行なって前記層間絶縁膜に前記上
部電極の上面を露出させる接続孔を形成する工程と、前
記層間絶縁膜の上における所定領域並びに前記上部電極
の上面における前記接続孔の露出部及び前記接続孔の壁
面にＴｉ窒化膜を最下層とする多重配線層を形成する工
程とを備えている備えている構成とするものである。
誘電体メモリ装置の製造方法を、基板上に、下層の導電
膜、強誘電体よりなる絶縁膜及び上層の導電膜を順次堆
積する工程と、前記上層の導電膜に対して選択的にエッ
チングを行なって上部電極を形成する工程と、前記基板
の上に全面にわたってＴｉ窒化膜を堆積した後、該Ｔｉ
窒化膜よりなりキャパシタ形成領域に該キャパシタ形成
領域を保護するキャパシタ上面保護膜を形成する工程
と、前記キャパシタ上面保護膜をマスクとして前記下層
の導電膜及び絶縁膜に対してエッチングを行なって、前
記下層の導電膜よりなる下部電極と、前記絶縁膜よりな
る容量絶縁膜と、前記上部電極とを有する強誘電体キャ
パシタを形成する工程と、前記基板の上に全面にわたっ
てＴｉよりなる金属膜を堆積する工程と、前記基板に対
して酸素雰囲気で熱処理を行なって前記金属膜を酸化さ
せることによりＴｉ酸化膜を形成する工程と、前記Ｔｉ
酸化膜に対してエッチバックを行なって、該Ｔｉ酸化膜
よりなり前記強誘電体キャパシタの側面に該強誘電体キ
ャパシタの側面を保護するキャパシタ側面保護膜を形成
する工程と、前記基板の上に全面にわたって層間絶縁膜
を堆積した後、該層間絶縁膜及び前記Ｔｉ窒化膜に対し
て一連のエッチングを行なって前記層間絶縁膜に前記上
部電極の上面を露出させる接続孔を形成する工程と、前
記層間絶縁膜の上における所定領域並びに前記上部電極
の上面における前記接続孔の露出部及び前記接続孔の壁
面にＴｉ窒化膜を最下層とする多重配線層を形成する工
程とを備えている備えている構成とするものである。
【００１４】 請求項４の構成により、強誘電体キャパ
シタの上面にＴｉ窒化膜よりなるキャパシタ上面保護膜
を形成する工程と、強誘電体キャパシタの側面にＴｉ酸
化膜を形成する工程と、上部電極の上面における接続孔
の露出部及び該接続孔の壁面にＴｉ窒化膜を最下層とす
る多重配線層を形成する工程とを備えているため、強誘
電体キャパシタの上面及び側面を水素を通さない膜であ
るＴｉの酸化膜又は窒化膜によって直接覆うので、水素
雰囲気での熱処理や成膜時に、容量絶縁膜となる強誘電
体薄膜中に水素が侵入しない。
シタの上面にＴｉ窒化膜よりなるキャパシタ上面保護膜
を形成する工程と、強誘電体キャパシタの側面にＴｉ酸
化膜を形成する工程と、上部電極の上面における接続孔
の露出部及び該接続孔の壁面にＴｉ窒化膜を最下層とす
る多重配線層を形成する工程とを備えているため、強誘
電体キャパシタの上面及び側面を水素を通さない膜であ
るＴｉの酸化膜又は窒化膜によって直接覆うので、水素
雰囲気での熱処理や成膜時に、容量絶縁膜となる強誘電
体薄膜中に水素が侵入しない。
【００１５】
【発明の実施の形態】本発明の第１の実施形態を図面を
参照しながら説明する。
参照しながら説明する。
【００１６】図１は本発明の第１の実施形態に係る強誘
電体メモリ装置の構成断面図である。図１に示すよう
に、シリコンよりなる半導体基板１１の上には、キャパ
シタ部へのアクセスのスイッチ素子となるＭＯＳＦＥＴ
等のトランジスタ１２が形成されており、半導体基板１
１の上に形成された層間絶縁膜１３内には、導電性薄膜
よりなる下部電極１４ａと強誘電体薄膜よりなる容量絶
縁膜１４ｂと導電性薄膜よりなる上部電極１４ｃとを有
する強誘電体キャパシタ１４が形成されている。強誘電
体キャパシタ１４の上面及び側面はＴｉ酸化膜よりなる
キャパシタ保護膜１５により直接覆われている。層間絶
縁膜１３には、半導体基板１１の上面におけるトランジ
スタ１２と強誘電体キャパシタ１４との間に位置する半
導体基板１１の上面を露出させる第１の接続孔１３ａ
と、上部電極１４ｃの上面を露出させる第２の接続孔１
３ｂとが形成されると共に、第１の接続孔１３ａと第２
の接続孔１３ｂとを介して半導体基板１１と上部電極１
４ｃとを電気的に接続し、Ｔｉ窒化膜よりなる第１の配
線層１６ａと該第１の配線層の上の金属薄膜よりなる第
２の配線層１６ｂとからなる多重配線層１６が形成され
ている。層間絶縁膜１３及び配線層１６の上には全面に
わたって表面保護膜１７が形成されている。
電体メモリ装置の構成断面図である。図１に示すよう
に、シリコンよりなる半導体基板１１の上には、キャパ
シタ部へのアクセスのスイッチ素子となるＭＯＳＦＥＴ
等のトランジスタ１２が形成されており、半導体基板１
１の上に形成された層間絶縁膜１３内には、導電性薄膜
よりなる下部電極１４ａと強誘電体薄膜よりなる容量絶
縁膜１４ｂと導電性薄膜よりなる上部電極１４ｃとを有
する強誘電体キャパシタ１４が形成されている。強誘電
体キャパシタ１４の上面及び側面はＴｉ酸化膜よりなる
キャパシタ保護膜１５により直接覆われている。層間絶
縁膜１３には、半導体基板１１の上面におけるトランジ
スタ１２と強誘電体キャパシタ１４との間に位置する半
導体基板１１の上面を露出させる第１の接続孔１３ａ
と、上部電極１４ｃの上面を露出させる第２の接続孔１
３ｂとが形成されると共に、第１の接続孔１３ａと第２
の接続孔１３ｂとを介して半導体基板１１と上部電極１
４ｃとを電気的に接続し、Ｔｉ窒化膜よりなる第１の配
線層１６ａと該第１の配線層の上の金属薄膜よりなる第
２の配線層１６ｂとからなる多重配線層１６が形成され
ている。層間絶縁膜１３及び配線層１６の上には全面に
わたって表面保護膜１７が形成されている。
【００１７】強誘電体メモリ装置はその製造工程におい
て、多重配線層１６を形成した後、トランジスタ１２の
しきい値電圧を安定化させるために、水素雰囲気で４０
０℃程度の熱処理を行なう必要がある。
て、多重配線層１６を形成した後、トランジスタ１２の
しきい値電圧を安定化させるために、水素雰囲気で４０
０℃程度の熱処理を行なう必要がある。
【００１８】本実施形態によると、強誘電体キャパシタ
１４の上部電極１４ｃにおける第２の接続孔１７を除く
上面及び強誘電体キャパシタ１４の側面がＴｉ酸化膜よ
りなり水素を通さないキャパシタ保護膜１５により直接
覆われ、且つ、上部電極１４ｃの上面の一部が露出する
第２の接続孔１３ｂが水素を通さないＴｉ窒化膜よりな
る第１の配線層１６ａにより直接覆われていることによ
り、容量絶縁膜１４ｂに対する水素による還元作用を防
止できるため、キャパシタ部の電気的特性を劣化させる
ことがない。
１４の上部電極１４ｃにおける第２の接続孔１７を除く
上面及び強誘電体キャパシタ１４の側面がＴｉ酸化膜よ
りなり水素を通さないキャパシタ保護膜１５により直接
覆われ、且つ、上部電極１４ｃの上面の一部が露出する
第２の接続孔１３ｂが水素を通さないＴｉ窒化膜よりな
る第１の配線層１６ａにより直接覆われていることによ
り、容量絶縁膜１４ｂに対する水素による還元作用を防
止できるため、キャパシタ部の電気的特性を劣化させる
ことがない。
【００１９】以下、本発明の第１の実施形態に係る強誘
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
【００２０】図２は第１の実施形態に係る強誘電体メモ
リ装置の製造方法を示す工程順断面図である。まず、図
２（ａ）に示すように、シリコンよりなる半導体基板１
１の上面の所定領域にＭＯＳＦＥＴ等のトランジスタ１
２を形成した後、半導体基板１１の上に全面にわたって
第１の層間絶縁膜１３Ａを堆積する。その後、第１の層
間絶縁膜１３Ａの上面の所定領域に、金属薄膜よりなる
下部電極１４ｃと強誘電体よりなる容量絶縁膜１４ｂと
金属薄膜よりなる上部電極１４ｃとが順次積層されてな
る強誘電体キャパシタ１４を形成する。
リ装置の製造方法を示す工程順断面図である。まず、図
２（ａ）に示すように、シリコンよりなる半導体基板１
１の上面の所定領域にＭＯＳＦＥＴ等のトランジスタ１
２を形成した後、半導体基板１１の上に全面にわたって
第１の層間絶縁膜１３Ａを堆積する。その後、第１の層
間絶縁膜１３Ａの上面の所定領域に、金属薄膜よりなる
下部電極１４ｃと強誘電体よりなる容量絶縁膜１４ｂと
金属薄膜よりなる上部電極１４ｃとが順次積層されてな
る強誘電体キャパシタ１４を形成する。
【００２１】次に、図２（ｂ）に示すように、スパッタ
法を用いて半導体基板１１の上に全面にわたってＴｉ
（チタン）を１００ｎｍの厚さに堆積した後、温度が４
５０℃の酸素雰囲気で半導体基板１１に対して６０分間
の熱処理を行なって、該Ｔｉよりなる金属薄膜を酸化さ
せることによりＴｉ酸化膜１５Ａを形成する。
法を用いて半導体基板１１の上に全面にわたってＴｉ
（チタン）を１００ｎｍの厚さに堆積した後、温度が４
５０℃の酸素雰囲気で半導体基板１１に対して６０分間
の熱処理を行なって、該Ｔｉよりなる金属薄膜を酸化さ
せることによりＴｉ酸化膜１５Ａを形成する。
【００２２】次に、図２（ｃ）に示すように、フォトリ
ソグラフィーを用いて強誘電体キャパシタ１４をマスク
するレジストパターンを形成し、該レジストパターンを
マスクとしてＴｉ酸化膜１５Ａに対してドライエッチン
グを行なって、強誘電体キャパシタ１４の上面及び側面
にのみＴｉ酸化膜１５Ａを残存させることによりキャパ
シタ保護膜１５Ｂを形成する。その後、強誘電体キャパ
シタ１４の上に第２の層間絶縁膜１３Ｂを堆積した後、
トランジスタ１２と強誘電体キャパシタ１４との間の第
１の層間絶縁膜１３Ａに対してエッチングを行なって半
導体基板１１の上面を露出する第１の接続孔１３ａを形
成すると共に、第２の層間絶縁膜１３Ｂ及びキャパシタ
保護膜１５Ｂに対して連続してエッチングを行なって強
誘電体キャパシタ１４の上部電極１４ｃの上面の一部を
露出する第２の接続孔１３ｂを形成する。
ソグラフィーを用いて強誘電体キャパシタ１４をマスク
するレジストパターンを形成し、該レジストパターンを
マスクとしてＴｉ酸化膜１５Ａに対してドライエッチン
グを行なって、強誘電体キャパシタ１４の上面及び側面
にのみＴｉ酸化膜１５Ａを残存させることによりキャパ
シタ保護膜１５Ｂを形成する。その後、強誘電体キャパ
シタ１４の上に第２の層間絶縁膜１３Ｂを堆積した後、
トランジスタ１２と強誘電体キャパシタ１４との間の第
１の層間絶縁膜１３Ａに対してエッチングを行なって半
導体基板１１の上面を露出する第１の接続孔１３ａを形
成すると共に、第２の層間絶縁膜１３Ｂ及びキャパシタ
保護膜１５Ｂに対して連続してエッチングを行なって強
誘電体キャパシタ１４の上部電極１４ｃの上面の一部を
露出する第２の接続孔１３ｂを形成する。
【００２３】次に、図２（ｄ）に示すように、スパッタ
法を用いて、第１の層間絶縁膜１３Ａ及び第２の層間絶
縁膜１３Ｂの上面、半導体基板１１の上面における第１
の接続孔１３ａの露出部及び第１の接続孔１３ａの壁面
並びに強誘電体キャパシタ１４の上部電極１４ｃの上面
における第２の接続孔１３ｂの露出部及び第２の接続孔
１３ｂの壁面に、厚さが１５０ｎｍのＴｉ窒化膜と、該
Ｔｉ窒化膜の上に厚さが６００ｎｍのＡｌ（アルミニウ
ム）よりなる金属薄膜を堆積する。その後、該Ｔｉ窒化
膜及び該金属薄膜に対して所定領域のみを残すエッチン
グを行なって、Ｔｉ窒化膜から第１の配線層１６ａと、
Ａｌよりなる金属薄膜から第２の配線層１６ｂとをそれ
ぞれ形成し、第１の配線層１６ａと第２の配線層１６ｂ
とからなる多重配線層１６を得る。
法を用いて、第１の層間絶縁膜１３Ａ及び第２の層間絶
縁膜１３Ｂの上面、半導体基板１１の上面における第１
の接続孔１３ａの露出部及び第１の接続孔１３ａの壁面
並びに強誘電体キャパシタ１４の上部電極１４ｃの上面
における第２の接続孔１３ｂの露出部及び第２の接続孔
１３ｂの壁面に、厚さが１５０ｎｍのＴｉ窒化膜と、該
Ｔｉ窒化膜の上に厚さが６００ｎｍのＡｌ（アルミニウ
ム）よりなる金属薄膜を堆積する。その後、該Ｔｉ窒化
膜及び該金属薄膜に対して所定領域のみを残すエッチン
グを行なって、Ｔｉ窒化膜から第１の配線層１６ａと、
Ａｌよりなる金属薄膜から第２の配線層１６ｂとをそれ
ぞれ形成し、第１の配線層１６ａと第２の配線層１６ｂ
とからなる多重配線層１６を得る。
【００２４】その後、通常の半導体メモリ装置の製造方
法と同様に、トランジスタ１２のしきい値電圧を安定さ
せるために、半導体基板１１に対して温度が４００℃の
水素雰囲気で３０分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ１４は、その上面及び側面が
水素を通さないＴｉ酸化膜よりなるキャパシタ保護膜１
５Ｂによって覆われ、且つ、上部電極１４ｃの上面にお
ける第２の接続孔１３ｂの露出部が多重配線層１６の最
下層の水素を通さないＴｉ窒化膜よりなる第１の配線層
１６ａにより覆われているため、水素が強誘電体キャパ
シタ１４に拡散することがない。
法と同様に、トランジスタ１２のしきい値電圧を安定さ
せるために、半導体基板１１に対して温度が４００℃の
水素雰囲気で３０分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ１４は、その上面及び側面が
水素を通さないＴｉ酸化膜よりなるキャパシタ保護膜１
５Ｂによって覆われ、且つ、上部電極１４ｃの上面にお
ける第２の接続孔１３ｂの露出部が多重配線層１６の最
下層の水素を通さないＴｉ窒化膜よりなる第１の配線層
１６ａにより覆われているため、水素が強誘電体キャパ
シタ１４に拡散することがない。
【００２５】その後、プラズマＣＶＤ法を用いて半導体
基板１１の上に全面にわたって厚さが８００ｎｍのシリ
コン窒化膜よりなる表面保護膜１７を堆積して強誘電体
メモリ装置が完成する。このプラズマＣＶＤ工程の際に
も、ＳｉＨ4 ガス等の水素雰囲気にさらされるが、前記
の熱処理と同様にＴｉ酸化膜及びＴｉ窒化膜による水素
遮蔽効果によって強誘電体キャパシタ１４に水素が拡散
することはない。
基板１１の上に全面にわたって厚さが８００ｎｍのシリ
コン窒化膜よりなる表面保護膜１７を堆積して強誘電体
メモリ装置が完成する。このプラズマＣＶＤ工程の際に
も、ＳｉＨ4 ガス等の水素雰囲気にさらされるが、前記
の熱処理と同様にＴｉ酸化膜及びＴｉ窒化膜による水素
遮蔽効果によって強誘電体キャパシタ１４に水素が拡散
することはない。
【００２６】なお、Ｔｉ又はＴｉ窒化膜の成膜法をスパ
ッタ法を用いて行なったが、ＣＶＤ法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
ッタ法を用いて行なったが、ＣＶＤ法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
【００２７】このように、本実施形態によると、水素雰
囲気での工程において、強誘電体キャパシタ１４の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
囲気での工程において、強誘電体キャパシタ１４の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
【００２８】以下、本発明の第２の実施形態に係る強誘
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
【００２９】図３は第２の実施形態に係る強誘電体メモ
リ装置の製造方法を示す工程順断面図である。まず、図
３（ａ）に示すように、シリコンよりなる半導体基板２
１の上面の所定領域にＭＯＳＦＥＴ等のトランジスタ２
２を形成した後、半導体基板２１の上に全面にわたって
第１の層間絶縁膜２３Ａを堆積する。その後、第１の層
間絶縁膜２３Ａの上面に、下層の金属薄膜と強誘電体よ
りなる絶縁膜と上層の金属薄膜とを順次堆積した後、上
層の金属薄膜に対して選択的にエッチングを行なって上
部電極２４ｃを形成する。その後、スパッタ法を用い
て、上部電極２４ｃ及び絶縁膜の上面に全面にわたって
Ｔｉ窒化膜を堆積した後、該Ｔｉ窒化膜に対して選択的
にエッチングを行なってキャパシタ形成領域を保護する
キャパシタ上面保護膜２５を形成する。次に、該キャパ
シタ上面保護膜２５をマスクとして絶縁膜及び下層の金
属薄膜に対してエッチングを行なうことにより、下層の
金属薄膜よりなる下部電極２４ａと強誘電体よりなる容
量絶縁膜２４ｂと上層の金属薄膜よりなる上部電極２４
ｃとを有する強誘電体キャパシタ２４を形成する。ここ
で、マスクに用いたＴｉ窒化膜よりなるキャパシタ上面
保護膜２５を除去せずに残しておく。
リ装置の製造方法を示す工程順断面図である。まず、図
３（ａ）に示すように、シリコンよりなる半導体基板２
１の上面の所定領域にＭＯＳＦＥＴ等のトランジスタ２
２を形成した後、半導体基板２１の上に全面にわたって
第１の層間絶縁膜２３Ａを堆積する。その後、第１の層
間絶縁膜２３Ａの上面に、下層の金属薄膜と強誘電体よ
りなる絶縁膜と上層の金属薄膜とを順次堆積した後、上
層の金属薄膜に対して選択的にエッチングを行なって上
部電極２４ｃを形成する。その後、スパッタ法を用い
て、上部電極２４ｃ及び絶縁膜の上面に全面にわたって
Ｔｉ窒化膜を堆積した後、該Ｔｉ窒化膜に対して選択的
にエッチングを行なってキャパシタ形成領域を保護する
キャパシタ上面保護膜２５を形成する。次に、該キャパ
シタ上面保護膜２５をマスクとして絶縁膜及び下層の金
属薄膜に対してエッチングを行なうことにより、下層の
金属薄膜よりなる下部電極２４ａと強誘電体よりなる容
量絶縁膜２４ｂと上層の金属薄膜よりなる上部電極２４
ｃとを有する強誘電体キャパシタ２４を形成する。ここ
で、マスクに用いたＴｉ窒化膜よりなるキャパシタ上面
保護膜２５を除去せずに残しておく。
【００３０】次に、図３（ｂ）に示すように、スパッタ
法を用いて半導体基板２１の上に全面にわたってＴｉよ
りなる金属薄膜を１００ｎｍの厚さに堆積した後、温度
が４５０℃の酸素雰囲気で半導体基板２１に対して６０
分間の熱処理を行なって、該Ｔｉよりなる金属薄膜を酸
化させることによりＴｉ酸化膜２６Ａを形成する。その
後、Ｔｉ酸化膜２６Ａの全面に対して異方性ドライエッ
チングによるエッチバックを行なって、強誘電体キャパ
シタ２４の側面にのみＴｉ酸化膜２６Ａを残存させるこ
とにより、強誘電体キャパシタ２４の側面に密着して強
誘電体キャパシタ２４の側面を保護するキャパシタ側面
保護膜２６Ｂを形成する。
法を用いて半導体基板２１の上に全面にわたってＴｉよ
りなる金属薄膜を１００ｎｍの厚さに堆積した後、温度
が４５０℃の酸素雰囲気で半導体基板２１に対して６０
分間の熱処理を行なって、該Ｔｉよりなる金属薄膜を酸
化させることによりＴｉ酸化膜２６Ａを形成する。その
後、Ｔｉ酸化膜２６Ａの全面に対して異方性ドライエッ
チングによるエッチバックを行なって、強誘電体キャパ
シタ２４の側面にのみＴｉ酸化膜２６Ａを残存させるこ
とにより、強誘電体キャパシタ２４の側面に密着して強
誘電体キャパシタ２４の側面を保護するキャパシタ側面
保護膜２６Ｂを形成する。
【００３１】次に、図３（ｃ）に示すように、強誘電体
キャパシタ２４の上に第２の層間絶縁膜２３Ｂを堆積し
た後、トランジスタ２２と強誘電体キャパシタ２４との
間の第１の層間絶縁膜２３Ａに対してエッチングを行な
って、該第１の層間絶縁膜２３Ａに半導体基板２１の上
面を露出させる第１の接続孔２３ａを形成すると共に、
第２の層間絶縁膜２３Ｂ及びキャパシタ上面保護膜２５
に対して連続してエッチングを行なって、該第２の層間
絶縁膜２３Ｂに強誘電体キャパシタ２４の上部電極２４
ｃの上面の一部を露出させる第２の接続孔２３ｂを形成
する。
キャパシタ２４の上に第２の層間絶縁膜２３Ｂを堆積し
た後、トランジスタ２２と強誘電体キャパシタ２４との
間の第１の層間絶縁膜２３Ａに対してエッチングを行な
って、該第１の層間絶縁膜２３Ａに半導体基板２１の上
面を露出させる第１の接続孔２３ａを形成すると共に、
第２の層間絶縁膜２３Ｂ及びキャパシタ上面保護膜２５
に対して連続してエッチングを行なって、該第２の層間
絶縁膜２３Ｂに強誘電体キャパシタ２４の上部電極２４
ｃの上面の一部を露出させる第２の接続孔２３ｂを形成
する。
【００３２】次に、図３（ｄ）に示すように、スパッタ
法を用いて、第１の層間絶縁膜２３Ａ及び第２の層間絶
縁膜２３Ｂの上面、半導体基板２１の上面における第１
の接続孔２３ａの露出部及び第１の接続孔２３ａの壁面
並びに強誘電体キャパシタ２４の上部電極２４ｃの上面
における第２の接続孔２３ｂの露出部及び第２の接続孔
２３ｂの壁面に、厚さが１５０ｎｍのＴｉ窒化膜と、該
Ｔｉ窒化膜の上に厚さが６００ｎｍのＡｌよりなる金属
薄膜を堆積する。その後、該Ｔｉ窒化膜及び該金属薄膜
に対して所定領域のみを残すエッチングを行なって、Ｔ
ｉ窒化膜から第１の配線層２７ａと、Ａｌよりなる金属
薄膜から第２の配線層２７ｂとをそれぞれ形成し、第１
の配線層２７ａと第２の配線層２７ｂとからなる多重配
線層２７を得る。
法を用いて、第１の層間絶縁膜２３Ａ及び第２の層間絶
縁膜２３Ｂの上面、半導体基板２１の上面における第１
の接続孔２３ａの露出部及び第１の接続孔２３ａの壁面
並びに強誘電体キャパシタ２４の上部電極２４ｃの上面
における第２の接続孔２３ｂの露出部及び第２の接続孔
２３ｂの壁面に、厚さが１５０ｎｍのＴｉ窒化膜と、該
Ｔｉ窒化膜の上に厚さが６００ｎｍのＡｌよりなる金属
薄膜を堆積する。その後、該Ｔｉ窒化膜及び該金属薄膜
に対して所定領域のみを残すエッチングを行なって、Ｔ
ｉ窒化膜から第１の配線層２７ａと、Ａｌよりなる金属
薄膜から第２の配線層２７ｂとをそれぞれ形成し、第１
の配線層２７ａと第２の配線層２７ｂとからなる多重配
線層２７を得る。
【００３３】その後、通常の半導体メモリ装置の製造方
法と同様に、トランジスタ２２のしきい値電圧を安定さ
せるために、半導体基板２１に対して温度が４００℃の
水素雰囲気で３０分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ２４は、その上面が水素を通
さないＴｉ窒化膜よりなるキャパシタ上面保護膜２５に
よって直接覆われると共にその側面が水素を通さないＴ
ｉ酸化膜よりなるキャパシタ側面保護膜２６Ｂによって
覆われ、且つ、上部電極２４ｃの上面における第２の接
続孔２３ｂの露出部が多重配線層２７の最下層の水素を
通さないＴｉ窒化膜よりなる第１の配線層２７ａにより
覆われているため、水素が強誘電体キャパシタ２４に拡
散することがない。
法と同様に、トランジスタ２２のしきい値電圧を安定さ
せるために、半導体基板２１に対して温度が４００℃の
水素雰囲気で３０分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ２４は、その上面が水素を通
さないＴｉ窒化膜よりなるキャパシタ上面保護膜２５に
よって直接覆われると共にその側面が水素を通さないＴ
ｉ酸化膜よりなるキャパシタ側面保護膜２６Ｂによって
覆われ、且つ、上部電極２４ｃの上面における第２の接
続孔２３ｂの露出部が多重配線層２７の最下層の水素を
通さないＴｉ窒化膜よりなる第１の配線層２７ａにより
覆われているため、水素が強誘電体キャパシタ２４に拡
散することがない。
【００３４】その後、プラズマＣＶＤ法を用いて半導体
基板２１の上に全面にわたって厚さが８００ｎｍのシリ
コン窒化膜よりなる表面保護膜２８を堆積して強誘電体
メモリ装置が完成する。このプラズマＣＶＤ工程の際に
も、ＳｉＨ4 ガス等の水素雰囲気にさらされることにな
るが、前記の熱処理と同様にＴｉ酸化膜及びＴｉ窒化膜
による水素遮蔽効果によって強誘電体キャパシタ２４に
水素が拡散することはない。
基板２１の上に全面にわたって厚さが８００ｎｍのシリ
コン窒化膜よりなる表面保護膜２８を堆積して強誘電体
メモリ装置が完成する。このプラズマＣＶＤ工程の際に
も、ＳｉＨ4 ガス等の水素雰囲気にさらされることにな
るが、前記の熱処理と同様にＴｉ酸化膜及びＴｉ窒化膜
による水素遮蔽効果によって強誘電体キャパシタ２４に
水素が拡散することはない。
【００３５】なお、Ｔｉ又はＴｉ窒化膜の成膜法をスパ
ッタ法を用いて行なったが、ＣＶＤ法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
ッタ法を用いて行なったが、ＣＶＤ法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
【００３６】このように、本実施形態によると、水素雰
囲気での工程において、強誘電体キャパシタ２４の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
囲気での工程において、強誘電体キャパシタ２４の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
【００３７】
【発明の効果】請求項１又は２の強誘電体メモリ装置に
よると、水素雰囲気での熱処理や成膜時に、容量絶縁膜
である強誘電体薄膜中に水素が侵入しないため、酸化物
である強誘電体薄膜の結晶組成が水素による還元によっ
て破壊されないので、所望の電気的特性を有する強誘電
体キャパシタが得られる。
よると、水素雰囲気での熱処理や成膜時に、容量絶縁膜
である強誘電体薄膜中に水素が侵入しないため、酸化物
である強誘電体薄膜の結晶組成が水素による還元によっ
て破壊されないので、所望の電気的特性を有する強誘電
体キャパシタが得られる。
【００３８】 請求項３又は４の強誘電体メモリ装置の
製造方法によると、強誘電体キャパシタの上面及び側面
を水素を通さない膜であるＴｉの酸化膜又は窒化膜によ
って直接覆うので、水素雰囲気での熱処理や成膜時に、
容量絶縁膜となる強誘電体薄膜中に水素が侵入しない。
従って、酸化物である強誘電体薄膜の結晶組成が水素に
よる還元によって破壊されないので、所望の電気的特性
を有する強誘電体キャパシタを確実に得ることができる
ので、信頼性が高い強誘電体メモリ装置を実現すること
ができる。
製造方法によると、強誘電体キャパシタの上面及び側面
を水素を通さない膜であるＴｉの酸化膜又は窒化膜によ
って直接覆うので、水素雰囲気での熱処理や成膜時に、
容量絶縁膜となる強誘電体薄膜中に水素が侵入しない。
従って、酸化物である強誘電体薄膜の結晶組成が水素に
よる還元によって破壊されないので、所望の電気的特性
を有する強誘電体キャパシタを確実に得ることができる
ので、信頼性が高い強誘電体メモリ装置を実現すること
ができる。
【図１】本発明の第１の実施形態に係る強誘電体メモリ
装置の構成断面図である。
装置の構成断面図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリ
装置の製造方法を示す工程順断面図である。
装置の製造方法を示す工程順断面図である。
【図３】本発明の第２の実施形態に係る強誘電体メモリ
装置の製造方法を示す工程順断面図である。
装置の製造方法を示す工程順断面図である。
【図４】従来の強誘電体メモリ装置の構成断面図であ
る。
る。
１１ 半導体基板 １２ トランジスタ １３ 層間絶縁膜 １３Ａ 第１の層間絶縁膜 １３Ｂ 第２の層間絶縁膜 １４ 強誘電体キャパシタ １４ａ 下部電極 １４ｂ 容量絶縁膜 １４ｃ 上部電極 １５ キャパシタ保護膜 １５Ａ Ｔｉ酸化膜 １５Ｂ キャパシタ保護膜 １６ 多重配線層 １６ａ 第１の配線層 １６ｂ 第２の配線層 １７ 表面保護膜 ２１ 半導体基板 ２２ トランジスタ ２３Ａ 第１の層間絶縁膜 ２３Ｂ 第２の層間絶縁膜 ２４ａ 下部電極 ２４ｂ 容量絶縁膜 ２４ｃ 上部電極 ２５ キャパシタ上面保護膜 ２６Ａ Ｔｉ酸化膜 ２６Ｂ キャパシタ側面保護膜 ２７ 多重配線層 ２７ａ 第１の配線層 ２７ｂ 第２の配線層 ２８ 表面保護膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】 基板上に形成されており、下部電極と、
該下部電極の上の強誘電体よりなる容量絶縁膜と、該容
量絶縁膜の上の上部電極とを有する強誘電体キャパシタ
を備え、 前記強誘電体キャパシタの周囲を形成する前記上部電極
及び容量絶縁膜の各上面及び側面と、前記強誘電体キャ
パシタの周囲を形成する前記下部電極の側面とは、Ｔｉ
酸化膜により直接覆われていることを特徴とする強誘電
体メモリ装置。 - 【請求項２】 基板上に形成されており、下部電極と、
該下部電極の上の強誘電体よりなる容量絶縁膜と、該容
量絶縁膜の上の上部電極とを有する強誘電体キャパシタ
を備え、 前記強誘電体キャパシタの周囲を形成する前記上部電極
の上面及び側面と前記容量絶縁膜の上面とは、Ｔｉ窒化
膜により直接覆われ、且つ、前記強誘電体キャパシタの
周囲を形成する前記容量絶縁膜の側面と前記下部電極の
側面とは、Ｔｉ酸化膜により直接覆われていることを特
徴とする強誘電体メモリ装置。 - 【請求項３】 基板上に、下部電極と、該下部電極の上
の強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上の
上部電極とを有する強誘電体キャパシタを形成する工程
と、 前記基板の上に全面にわたってＴｉよりなる金属膜を堆
積する工程と、 前記基板に対して酸素雰囲気で熱処理を行なって前記金
属膜を酸化させることによりＴｉ酸化膜を形成する工程
と、 前記強誘電体キャパシタをマスクするレジストパターン
を形成し、該レジストパターンを用いて前記Ｔｉ酸化膜
に対してエッチングを行なうことにより、該Ｔｉ酸化膜
よりなり前記強誘電体キャパシタの上面及び側面に該強
誘電体キャパシタを保護するキャパシタ保護膜を形成す
る工程と、 前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記キャパシタ保護膜に対して一
連のエッチングを行なって前記層間絶縁膜に前記上部電
極の上面を露出させる接続孔を形成する工程と、 前記層間絶縁膜の上における所定領域並びに前記上部電
極の上面における前記接続孔の露出部及び前記接続孔の
壁面にＴｉ窒化膜を最下層とする多重配線層を形成する
工程とを備えていることを特徴とする強誘電体メモリ装
置の製造方法。 - 【請求項４】 基板上に、下層の導電膜、強誘電体より
なる絶縁膜及び上層の導電膜を順次堆積する工程と、 前記上層の導電膜に対して選択的にエッチングを行なっ
て上部電極を形成する工程と、 前記基板の上に全面にわたってＴｉ窒化膜を堆積した
後、該Ｔｉ窒化膜よりなりキャパシタ形成領域に該キャ
パシタ形成領域を保護するキャパシタ上面保護膜を形成
する工程と、 前記キャパシタ上面保護膜をマスクとして前記下層の導
電膜及び絶縁膜に対してエッチングを行なって、前記下
層の導電膜よりなる下部電極と、前記絶縁膜よりなる容
量絶縁膜と、前記上部電極とを有する強誘電体キャパシ
タを形成する工程と、 前記基板の上に全面にわたってＴｉよりなる金属膜を堆
積する工程と、 前記基板に対して酸素雰囲気で熱処理を行なって前記金
属膜を酸化させることによりＴｉ酸化膜を形成する工程
と、 前記Ｔｉ酸化膜に対してエッチバックを行なって、該Ｔ
ｉ酸化膜よりなり前記強誘電体キャパシタの側面に該強
誘電体キャパシタの側面を保護するキャパシタ側面保護
膜を形成する工程と、 前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記キャパシタ上面保護膜に対し
て一連のエッチングを行なって前記層間絶縁膜に前記上
部電極の上面を露出させる接続孔を形成する工程と、 前記層間絶縁膜の上における所定領域並びに前記上部電
極の上面における前記接続孔の露出部及び前記接続孔の
壁面にＴｉ窒化膜を最下層とする多重配線層を形成する
工程とを備えていることを特徴とする強誘電体メモリ装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02057797A JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02057797A JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223852A JPH10223852A (ja) | 1998-08-21 |
| JP3157734B2 true JP3157734B2 (ja) | 2001-04-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02057797A Expired - Fee Related JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
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|---|---|
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