JP2955847B2 - 白金薄膜の形成方法及びメモリ用キャパシタの形成方法 - Google Patents
白金薄膜の形成方法及びメモリ用キャパシタの形成方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置に関す
るもので、その薄膜の形成方法、特に高誘電膜を用いた
高集積メモリ素子用キャパシタの下部電極に適するメモ
リ用白金（Ｐｔ）薄膜の形成方法及びそれを利用したキ
ャパシタの形成方法に関する。
るもので、その薄膜の形成方法、特に高誘電膜を用いた
高集積メモリ素子用キャパシタの下部電極に適するメモ
リ用白金（Ｐｔ）薄膜の形成方法及びそれを利用したキ
ャパシタの形成方法に関する。
【０００２】
【従来の技術】高誘電膜を利用してＤＲＡＭキャパシタ
を製造する場合、高誘電膜をポリシリコン上に直接に堆
積すると、高誘電膜とシリコンとが反応して素子の電気
的特性を低下させる。そのため、ＤＲＡＭキャパシタに
おいては、下部電極にＰｔのような金属を使用し、その
上に高誘電膜を堆積し、その上のキャパシタの上部電極
としてもＰｔを使用するのが一般的である。上部電極と
してＰｔのような金属を使用するのは、後工程で実施す
る熱処理中の反応を考慮したものである。すなわち、Ｐ
ｔは、大きな仕事関数を有し、ＰＺＴ又はＢＳＴのよう
な高誘電膜との反応性が良好なためである。
を製造する場合、高誘電膜をポリシリコン上に直接に堆
積すると、高誘電膜とシリコンとが反応して素子の電気
的特性を低下させる。そのため、ＤＲＡＭキャパシタに
おいては、下部電極にＰｔのような金属を使用し、その
上に高誘電膜を堆積し、その上のキャパシタの上部電極
としてもＰｔを使用するのが一般的である。上部電極と
してＰｔのような金属を使用するのは、後工程で実施す
る熱処理中の反応を考慮したものである。すなわち、Ｐ
ｔは、大きな仕事関数を有し、ＰＺＴ又はＢＳＴのよう
な高誘電膜との反応性が良好なためである。
【０００３】以下、従来のメモリ用Ｐｔ薄膜の形成方法
を添付図面に基づき説明する。図１は、従来の技術によ
るＰｔ薄膜の形成方法を示す工程断面図である。図１
（ａ）に示すように、半導体基板１１上にキャパシタの
下部電極として使われるＰｔによる第１金属層１２を形
成する。その後、図１（ｂ）に示すように、第１金属層
１２上にＢＳＴ又はＰＺＴのような高誘電膜１３を堆積
した後、熱処理工程を行う。
を添付図面に基づき説明する。図１は、従来の技術によ
るＰｔ薄膜の形成方法を示す工程断面図である。図１
（ａ）に示すように、半導体基板１１上にキャパシタの
下部電極として使われるＰｔによる第１金属層１２を形
成する。その後、図１（ｂ）に示すように、第１金属層
１２上にＢＳＴ又はＰＺＴのような高誘電膜１３を堆積
した後、熱処理工程を行う。
【０００４】次いで、図１（ｃ）に示すように、高誘電
膜１３上にキャパシタの上部電極に使われる同様にＰｔ
による第２金属層１４を形成する。このとき、図１
（ｂ）に示すように、第１金属層１２上に高誘電膜１３
を堆積して熱処理工程を行うと、前記第１金属層１２と
高誘電膜１３の界面に局部的に不均一なヒロックが発生
する。ここで、ヒロックとは、Ｐｔによる金属層の形成
過程や形成後の熱処理によって生じた内部の応力を解消
するためにＰｔ原子が移動する現象であり、白金層の表
面に不均一な突部が形成されることをいう。このように
局部的に形成されるヒロックは、電気的特性を低下させ
たり、低い電場で絶縁破壊を誘発する。さらに、キャパ
シタの下部電極として使われる第１金属層１２上に高誘
電膜１３を堆積し、熱処理を行うことにより、その第１
金属層１２の表面に形成されたヒロックが、堆積厚さの
薄い高誘電膜１３を貫いて形成されることもある。この
ような場合、後工程でキャパシタの上部電極を形成する
と、下部と上部の電極が直接接触し、絶縁破壊現象が発
生する。
膜１３上にキャパシタの上部電極に使われる同様にＰｔ
による第２金属層１４を形成する。このとき、図１
（ｂ）に示すように、第１金属層１２上に高誘電膜１３
を堆積して熱処理工程を行うと、前記第１金属層１２と
高誘電膜１３の界面に局部的に不均一なヒロックが発生
する。ここで、ヒロックとは、Ｐｔによる金属層の形成
過程や形成後の熱処理によって生じた内部の応力を解消
するためにＰｔ原子が移動する現象であり、白金層の表
面に不均一な突部が形成されることをいう。このように
局部的に形成されるヒロックは、電気的特性を低下させ
たり、低い電場で絶縁破壊を誘発する。さらに、キャパ
シタの下部電極として使われる第１金属層１２上に高誘
電膜１３を堆積し、熱処理を行うことにより、その第１
金属層１２の表面に形成されたヒロックが、堆積厚さの
薄い高誘電膜１３を貫いて形成されることもある。この
ような場合、後工程でキャパシタの上部電極を形成する
と、下部と上部の電極が直接接触し、絶縁破壊現象が発
生する。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のＰｔ薄膜の形成方法は、局部的に発生するヒロックに
よって漏洩電流が発生し、絶縁が破壊されて素子の電気
的特性を低下させるという問題があった。本発明は、上
記問題を解決するためになされたもので、その目的は、
ヒロックの発生を抑制することができ、ヒロックによる
電気的劣化現象を除去して素子の電気的特性を向上させ
ることができるメモリ用Ｐｔ薄膜の形成方法を提供する
ことである。
のＰｔ薄膜の形成方法は、局部的に発生するヒロックに
よって漏洩電流が発生し、絶縁が破壊されて素子の電気
的特性を低下させるという問題があった。本発明は、上
記問題を解決するためになされたもので、その目的は、
ヒロックの発生を抑制することができ、ヒロックによる
電気的劣化現象を除去して素子の電気的特性を向上させ
ることができるメモリ用Ｐｔ薄膜の形成方法を提供する
ことである。
【０００６】
【課題を解決するための手段】上記の目的を達するため
の本発明のメモリ用Ｐｔ薄膜の形成方法は、半導体基板
上にＰｔによる金属層を形成させて、その金属層の表面
に均一な粒子状の凹凸を形成させることを特徴とするも
のである。当然その金属表面には高誘電膜と上部電極と
を形成させる。
の本発明のメモリ用Ｐｔ薄膜の形成方法は、半導体基板
上にＰｔによる金属層を形成させて、その金属層の表面
に均一な粒子状の凹凸を形成させることを特徴とするも
のである。当然その金属表面には高誘電膜と上部電極と
を形成させる。
【０００７】
【発明の実施の形態】以下、本実施形態のメモリ用Ｐｔ
薄膜の形成方法及びそれを利用したキャパシタの形成方
法を添付図面に基づき説明する。図２は、本発明の第１
実施形態の工程断面図である。図２（ａ）に示すよう
に、半導体基板２１上にキャパシタの下部電極として使
用するＰｔによる第１金属層２２を形成する。この第１
金属層２２は常温で形成する。次いで、図２（ｂ）に示
すように、この第１金属層２２の表面で発生するヒロッ
クを抑制するために、常温で堆積された第１金属層２２
上に、外部から原子を衝突させて第１金属層２２内に応
力を発生させ、人為的なヒロックを形成する。このよう
に、外部から原子を衝突させて金属層内部に応力を生じ
させると、その結果として生じるヒロックの形状が図示
のように、ほぼ一定の粒子状にそろった凹凸形状にな
る。この外部から原子を人為的に衝突させる方法として
は、第１金属層２２をＡｒプラズマ等に露出させた後、
その金属層２２に負の電圧を印加してＡｒイオンを衝突
させる方法がある。又、金属層２２を酸素プラズマに露
出させて酸素イオンを衝突させてもよい。酸素プラズマ
に露出させた場合、勝手に発生するヒロックを防止する
だけでなく、第１金属層２２内の酸素含有量を増加させ
て高誘電膜の電気的特性を向上させることができる。そ
して、均一なヒロックが形成された第１金属層２２ａ上
に高誘電膜２３を堆積する。最後に、図２（ｃ）に示す
ように、高誘電膜２３上にキャパシタの上部電極２４を
形成する。このようにしてキャパシタの下部電極の表面
に勝手なヒロックが発生するのを防止し、均一なヒロッ
クを発生させ、従来の勝手な形状になるヒロックによる
様々な問題を解決することができる。さらに、本発明の
場合、結果として下部電極の表面が粒子状に凹凸を有す
るようになるので、キャパシタの有効面積を増加させる
ことができるという付随的な効果をも有する。
薄膜の形成方法及びそれを利用したキャパシタの形成方
法を添付図面に基づき説明する。図２は、本発明の第１
実施形態の工程断面図である。図２（ａ）に示すよう
に、半導体基板２１上にキャパシタの下部電極として使
用するＰｔによる第１金属層２２を形成する。この第１
金属層２２は常温で形成する。次いで、図２（ｂ）に示
すように、この第１金属層２２の表面で発生するヒロッ
クを抑制するために、常温で堆積された第１金属層２２
上に、外部から原子を衝突させて第１金属層２２内に応
力を発生させ、人為的なヒロックを形成する。このよう
に、外部から原子を衝突させて金属層内部に応力を生じ
させると、その結果として生じるヒロックの形状が図示
のように、ほぼ一定の粒子状にそろった凹凸形状にな
る。この外部から原子を人為的に衝突させる方法として
は、第１金属層２２をＡｒプラズマ等に露出させた後、
その金属層２２に負の電圧を印加してＡｒイオンを衝突
させる方法がある。又、金属層２２を酸素プラズマに露
出させて酸素イオンを衝突させてもよい。酸素プラズマ
に露出させた場合、勝手に発生するヒロックを防止する
だけでなく、第１金属層２２内の酸素含有量を増加させ
て高誘電膜の電気的特性を向上させることができる。そ
して、均一なヒロックが形成された第１金属層２２ａ上
に高誘電膜２３を堆積する。最後に、図２（ｃ）に示す
ように、高誘電膜２３上にキャパシタの上部電極２４を
形成する。このようにしてキャパシタの下部電極の表面
に勝手なヒロックが発生するのを防止し、均一なヒロッ
クを発生させ、従来の勝手な形状になるヒロックによる
様々な問題を解決することができる。さらに、本発明の
場合、結果として下部電極の表面が粒子状に凹凸を有す
るようになるので、キャパシタの有効面積を増加させる
ことができるという付随的な効果をも有する。
【０００８】図３は、本発明の第２実施形態を示す工程
断面図である。本第２実施形態は、キャパシタの下部電
極の表面に、エッチングガスを利用して人為的に粒子状
の凹凸を形成させるものである。すなわち、図３（ａ）
に示すように、半導体基板３１上にキャパシタの下部電
極用白金層３２を低温で形成したのち、エッチングガス
を利用して前記白金層３２の表面を、図３（ｂ）に示す
ように、エッチングする。
断面図である。本第２実施形態は、キャパシタの下部電
極の表面に、エッチングガスを利用して人為的に粒子状
の凹凸を形成させるものである。すなわち、図３（ａ）
に示すように、半導体基板３１上にキャパシタの下部電
極用白金層３２を低温で形成したのち、エッチングガス
を利用して前記白金層３２の表面を、図３（ｂ）に示す
ように、エッチングする。
【０００９】ここで、白金層３２を物理的にエッチング
する際、結晶粒界が結晶粒内部より速くエッチングされ
る性質を利用したものである。Ａｒ、Ｃｌ2、ＳＦ3等の
エッチングガスを用いると、その表面が均一な粒子状の
凹凸を有する白金層３２ａを得ることができる。すなわ
ち、白金層３２は、誘電膜を堆積する以前に上記したガ
スを用いてエッチングを行うと、均一な応力を加えるこ
とができるだけでなく、衝突粒子のエネルギーを調節し
てエッチングすることができ、表面に均一な粒子状の凹
凸を形成できる。白金層３２を半導体基板３１上に形成
すると、その物質の特性によって表面に微細な金属の粒
子境界を有する。このような粒子境界を有する白金層３
２をエッチングするので、最初に白金層３２を形成した
ときより一層大きな境界を有する粒子が形成される。す
なわち、最初に微細に形成された白金層３２の粒子が、
金属層のエッチングによって、各粒子間の接触部分（即
ち、結晶粒界）が粒子の凸部（即ち、結晶粒界内部）に
比べてエッチング速度が速いので、境界部分がより大き
くエッチングされ、より大きな凹凸となる粒子が形成さ
れる。この大きな粒子状の凹凸によってキャパシタの有
効面積を大きくすることができる。
する際、結晶粒界が結晶粒内部より速くエッチングされ
る性質を利用したものである。Ａｒ、Ｃｌ2、ＳＦ3等の
エッチングガスを用いると、その表面が均一な粒子状の
凹凸を有する白金層３２ａを得ることができる。すなわ
ち、白金層３２は、誘電膜を堆積する以前に上記したガ
スを用いてエッチングを行うと、均一な応力を加えるこ
とができるだけでなく、衝突粒子のエネルギーを調節し
てエッチングすることができ、表面に均一な粒子状の凹
凸を形成できる。白金層３２を半導体基板３１上に形成
すると、その物質の特性によって表面に微細な金属の粒
子境界を有する。このような粒子境界を有する白金層３
２をエッチングするので、最初に白金層３２を形成した
ときより一層大きな境界を有する粒子が形成される。す
なわち、最初に微細に形成された白金層３２の粒子が、
金属層のエッチングによって、各粒子間の接触部分（即
ち、結晶粒界）が粒子の凸部（即ち、結晶粒界内部）に
比べてエッチング速度が速いので、境界部分がより大き
くエッチングされ、より大きな凹凸となる粒子が形成さ
れる。この大きな粒子状の凹凸によってキャパシタの有
効面積を大きくすることができる。
【００１０】次いで、図３（ｃ）に示すように、凹凸が
大きい粒子の形成された白金層３２ａ上に高誘電膜３３
を形成した後、前記高誘電膜３３上にキャパシタの上部
電極３４を形成する。
大きい粒子の形成された白金層３２ａ上に高誘電膜３３
を形成した後、前記高誘電膜３３上にキャパシタの上部
電極３４を形成する。
【００１１】図４は、本発明のメモリ用Ｐｔ薄膜の形成
方法にしたがう第３実施形態を示す工程断面図である。
一般に、２つの物質を接合させた場合、物質間での拡散
はたいてい結晶粒界に沿って発生する。本発明の第３実
施形態は、このような物質間の拡散性質を利用したもの
である。図４（ａ）に示すように、半導体基板４１上に
キャパシタの下部電極として使われる第１白金層４２を
形成する。次いで、図４（ｂ）に示すように、第１白金
層４２上にＴｉ、Ｒｕ、Ｉｒのいずれか１つを含んでい
る反応層４３を形成する。その後、酸素雰囲気で熱処理
を行うと、表面に形成された反応層４３が第１金属層４
２の結晶粒界に拡散されて酸化されるので、高誘電膜内
の酸素が第１金属層４２の結晶粒界に流れ出る現象を防
止する。それによって、表面に粒子状の凹凸が均一に形
成された第１金属層４２ａが形成される。
方法にしたがう第３実施形態を示す工程断面図である。
一般に、２つの物質を接合させた場合、物質間での拡散
はたいてい結晶粒界に沿って発生する。本発明の第３実
施形態は、このような物質間の拡散性質を利用したもの
である。図４（ａ）に示すように、半導体基板４１上に
キャパシタの下部電極として使われる第１白金層４２を
形成する。次いで、図４（ｂ）に示すように、第１白金
層４２上にＴｉ、Ｒｕ、Ｉｒのいずれか１つを含んでい
る反応層４３を形成する。その後、酸素雰囲気で熱処理
を行うと、表面に形成された反応層４３が第１金属層４
２の結晶粒界に拡散されて酸化されるので、高誘電膜内
の酸素が第１金属層４２の結晶粒界に流れ出る現象を防
止する。それによって、表面に粒子状の凹凸が均一に形
成された第１金属層４２ａが形成される。
【００１２】次いで、反応層４３だけを除去した後、図
４（ｃ）に示すように、粒子状の凹凸が形成された第１
金属層４２ａ上に高誘電膜４４とキャパシタの上部電極
４５を順次に形成する。このように、本発明の第１、第
２、第３実施形態は、キャパシタの下部電極の表面に均
一なヒロックを形成するか、或いはキャパシタの下部電
極の表面に物理的な方法で均一な粒子を形成する。
４（ｃ）に示すように、粒子状の凹凸が形成された第１
金属層４２ａ上に高誘電膜４４とキャパシタの上部電極
４５を順次に形成する。このように、本発明の第１、第
２、第３実施形態は、キャパシタの下部電極の表面に均
一なヒロックを形成するか、或いはキャパシタの下部電
極の表面に物理的な方法で均一な粒子を形成する。
【００１３】
【発明の効果】上述したように、本発明のＰｔ薄膜の形
成方法は、白金層の表面に均一なヒロックを形成させる
か、或いは均一な粒子を形成させるので、勝手なヒロッ
クの発生を防止することができる。したがって、絶縁破
壊現象を防止することができ、これを利用した半導体素
子の電気的な特性を向上させることができる。また、こ
れを利用した本発明のキャパシタ形成方法では、形成さ
せたキャパシタの有効面積を増加させることができる。
成方法は、白金層の表面に均一なヒロックを形成させる
か、或いは均一な粒子を形成させるので、勝手なヒロッ
クの発生を防止することができる。したがって、絶縁破
壊現象を防止することができ、これを利用した半導体素
子の電気的な特性を向上させることができる。また、こ
れを利用した本発明のキャパシタ形成方法では、形成さ
せたキャパシタの有効面積を増加させることができる。
【図１】 従来の技術の工程断面図である。
【図２】 本発明の第１実施形態の工程断面図である。
【図３】 本発明の第２実施形態の工程断面図である。
【図４】 本発明の第３実施形態の工程断面図である。
２１ 半導体基板 ２２ 白金層 ２３ 高誘電膜 ２４ キャパシタの上部電極 ４３ 反応層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 29/788 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 451 H01L 21/822 H01L 21/8242 H01L 21/8247 H01L 27/04 H01L 27/108 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 高誘電膜を用いた半導体素子の白金薄膜
の形成方法において、 半導体基板上に白金層を形成す
るステップと、 前記白金層の表面に外部原子を衝突させて均一な粒子状
の凹凸を形成するステップと、 前記凹凸の形成された白金層の表面に高誘電膜を形成す
るステップとを備えることを特徴とする白金薄膜の形成
方法。 - 【請求項２】 高誘電膜を用いた半導体素子の白金薄膜
の形成方法において、 半導体基板上に白金層を形成す
るステップと、 前記白金層をエッチングしてその表面に均一な粒子状の
凹凸を形成するステップと、 前記凹凸を形成させた白金層上に高誘電膜を形成するス
テップと、 を備えることを特徴とする白金薄膜の形成方法。 - 【請求項３】 高誘電膜を用いた半導体素子の白金薄膜
の形成方法において、 半導体基板上に白金層を形成す
るステップと、前記白金層と反応する反応層を形成した後、熱処理する
ステップと、 前記反応層を除去した後、高誘電膜を形成するステップ
と、 を備えることを特徴とする白金薄膜の形成方法。 - 【請求項４】 高誘電膜を用いた半導体素子のメモリ用
キャパシタの形成方法において、半導体 基板上にキャパシタの下部電極用白金層を形成す
るステップと、 前記白金層の表面に外部原子を衝突させて均一なヒロッ
クを発生させるステップと、 前記白金層上に高誘電膜を形成するステップと、 前記高誘電膜上にキャパシタの上部電極を形成するステ
ップと、 を備えることを特徴とするメモリ用キャパシタの形成方
法。 - 【請求項５】 高誘電膜を用いた半導体素子のメモリ用
キャパシタの形成方法において、 半導体基板上にキャパシタの下部電極用の白金層を形成
するステップと、 前記白金層をエッチングしてその表面に均一な粒子状の
凹凸を形成するステップと、 前記凹凸を形成させた白金層上に高誘電膜を形成するス
テップと、 前記高誘電膜上にキャパシタの上部電極を形成するステ
ップと、 を備えることを特徴とするメモリ用キャパシタの形成方
法。 - 【請求項６】 高誘電膜を用いた半導体素子のメモリ用
キャパシタの形成方法において、 半導体基板上にキャパシタの下部電極用白金層を形成す
るステップと、 前記白金層と反応する反応層を形成した後、熱処理する
ステップと、 前記反応層を除去した後、高誘電膜を形成するステップ
と、 前記高誘電膜上にキャパシタの上部電極を形成するステ
ップと、 を備えることを特徴とするメモリ用キャパシタの形成方
法。
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