JP2000216350A - 強誘電体記憶素子の製造方法 - Google Patents
強誘電体記憶素子の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 Ｔｉが強誘電体膜に拡散することを効果的に
防止できる強誘電体記憶素子の製造方法を提供する。 【解決手段】 強誘電体記憶素子の製造方法において、
トランジスタが形成された半導体基板１０の上に第１層
間絶縁膜１１，１２を形成する段階；前記第１層間絶縁
膜の上にキャパシタの下部電極２００を形成する第１電
導膜１３，１４及び強誘電体膜１５Ａを形成する段階；
及び前記強誘電体膜の上に、内部に酸素を含むＰｔ膜を
多層構造１６Ａ，１６Ｂで形成してキャパシタの上部電
極１６を形成する段階を含むことを特徴とする。
防止できる強誘電体記憶素子の製造方法を提供する。 【解決手段】 強誘電体記憶素子の製造方法において、
トランジスタが形成された半導体基板１０の上に第１層
間絶縁膜１１，１２を形成する段階；前記第１層間絶縁
膜の上にキャパシタの下部電極２００を形成する第１電
導膜１３，１４及び強誘電体膜１５Ａを形成する段階；
及び前記強誘電体膜の上に、内部に酸素を含むＰｔ膜を
多層構造１６Ａ，１６Ｂで形成してキャパシタの上部電
極１６を形成する段階を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に強誘電体記憶素子の製造方法に関す
る。
方法に関し、特に強誘電体記憶素子の製造方法に関す
る。
【０００２】
【従来の技術】一般に、半導体素子の製造において、Ｔ
ｉ膜は金属膜と酸化物の間の接着力を向上させる接着膜
として形成される。また、Ｔｉ膜はトランジスタの活性
領域にコンタクトを形成する場合、コンタクト抵抗を下
げるためのシリサイドを形成するのに用いるが、このよ
うなシリサイドを形成する場合、ＴｉとＳｉの拡散を防
止するための拡散防止膜としてＴｉＮ膜を用いる。従っ
て、通常、金属配線時には金属配線層の下にＴｉＮ/Ｔ
ｉの積層構造を用いることになる。
ｉ膜は金属膜と酸化物の間の接着力を向上させる接着膜
として形成される。また、Ｔｉ膜はトランジスタの活性
領域にコンタクトを形成する場合、コンタクト抵抗を下
げるためのシリサイドを形成するのに用いるが、このよ
うなシリサイドを形成する場合、ＴｉとＳｉの拡散を防
止するための拡散防止膜としてＴｉＮ膜を用いる。従っ
て、通常、金属配線時には金属配線層の下にＴｉＮ/Ｔ
ｉの積層構造を用いることになる。
【０００３】強誘電体記憶素子のＰｔ上部電極とトラン
ジスタの活性領域の間をＡｌまたはＷなどの金属膜で連
結する場合にも金属膜形成の前にＴｉＮ/Ｔｉの積層構
造を形成する。
ジスタの活性領域の間をＡｌまたはＷなどの金属膜で連
結する場合にも金属膜形成の前にＴｉＮ/Ｔｉの積層構
造を形成する。
【０００４】
【発明が解決しようとする課題】ところが、キャパシタ
の電極をなすＰｔ膜がスパッダリング法により蒸着され
る場合、一般にＰｔ薄膜は柱状構造(columnar structur
e)で成長され、粒界(grain boundary)が粗い。よって、
Ｐｔ上部電極の上に形成されたＴｉは、後続熱処理工程
でＰｔの界面に沿って強誘電体膜に拡散することで、強
誘電体特性を低下させるという問題点がある。
の電極をなすＰｔ膜がスパッダリング法により蒸着され
る場合、一般にＰｔ薄膜は柱状構造(columnar structur
e)で成長され、粒界(grain boundary)が粗い。よって、
Ｐｔ上部電極の上に形成されたＴｉは、後続熱処理工程
でＰｔの界面に沿って強誘電体膜に拡散することで、強
誘電体特性を低下させるという問題点がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、Ｔｉが強誘電体膜に拡散することを
効果的に防止できる強誘電体記憶素子の製造方法を提供
することにある。
ので、その目的は、Ｔｉが強誘電体膜に拡散することを
効果的に防止できる強誘電体記憶素子の製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、トランジスタが形成された半導体基板
の上に第１層間絶縁膜を形成する段階；前記第１層間絶
縁膜の上にキャパシタの下部電極を形成する第１電導膜
及び強誘電体膜を形成する段階；及び前記強誘電体膜の
上に、内部に酸素を含むＰｔ膜を多層構造で形成してキ
ャパシタの上部電極を形成する段階を含むことを特徴と
する。
めに、本発明は、トランジスタが形成された半導体基板
の上に第１層間絶縁膜を形成する段階；前記第１層間絶
縁膜の上にキャパシタの下部電極を形成する第１電導膜
及び強誘電体膜を形成する段階；及び前記強誘電体膜の
上に、内部に酸素を含むＰｔ膜を多層構造で形成してキ
ャパシタの上部電極を形成する段階を含むことを特徴と
する。
【０００７】また、本発明は、上部電極をなすＰｔ膜が
高圧、高温、低電力の条件下で多層で形成され、拡散経
路を増加させ、ＴｉがＰｔの粒界に沿って強誘電体膜に
拡散することを防止することを特徴とする。
高圧、高温、低電力の条件下で多層で形成され、拡散経
路を増加させ、ＴｉがＰｔの粒界に沿って強誘電体膜に
拡散することを防止することを特徴とする。
【０００８】さらにまた、本発明は、Ｐｔ膜の蒸着時、
酸素を注入してＰｔ膜の粒界に酸素が含まれ、これによ
り、後続熱処理時に強誘電体に拡散していくＴｉをＰｔ
膜内に捕獲させることで、強誘電体の特性低下を防止す
ることを特徴とする。
酸素を注入してＰｔ膜の粒界に酸素が含まれ、これによ
り、後続熱処理時に強誘電体に拡散していくＴｉをＰｔ
膜内に捕獲させることで、強誘電体の特性低下を防止す
ることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。図１に示すように、ト
ランジスタ(図示せず)などの下部層の形成された半導体
基板１０の上にＢＰＳＧ(boro-phosphor silicate glas
s)膜１１及びＭＴＯ(medium temperature oxide)膜１２
からなる第１層間絶縁膜を形成し、ＭＴＯ膜１２の上に
吸着した水分を除去する為に、１００〜３００℃の温度
で１０分乃至２時間の間に焼き工程を行う。
の好適実施例を詳細に説明する。図１に示すように、ト
ランジスタ(図示せず)などの下部層の形成された半導体
基板１０の上にＢＰＳＧ(boro-phosphor silicate glas
s)膜１１及びＭＴＯ(medium temperature oxide)膜１２
からなる第１層間絶縁膜を形成し、ＭＴＯ膜１２の上に
吸着した水分を除去する為に、１００〜３００℃の温度
で１０分乃至２時間の間に焼き工程を行う。
【００１０】続いて、ＭＴＯ膜１２の上にキャパシタの
下部電極を形成する膜厚５０〜５００Åの第１Ｔｉ膜１
３及び膜厚１０００〜３０００Åの第１Ｐｔ膜１４を形
成する。このとき、第１Ｔｉ膜１３の形成後、真空を維
持しつつ原位置(in-situ)で第１Ｐｔ膜１４を形成し、
その後、炉(furnace)を用いて４００〜９００℃の温度
で酸素Ｏ２雰囲気下で１０分乃至２時間の間に熱処理を
行う。
下部電極を形成する膜厚５０〜５００Åの第１Ｔｉ膜１
３及び膜厚１０００〜３０００Åの第１Ｐｔ膜１４を形
成する。このとき、第１Ｔｉ膜１３の形成後、真空を維
持しつつ原位置(in-situ)で第１Ｐｔ膜１４を形成し、
その後、炉(furnace)を用いて４００〜９００℃の温度
で酸素Ｏ２雰囲気下で１０分乃至２時間の間に熱処理を
行う。
【００１１】次に、第１Ｐｔ膜１４の上に、スピンコー
ティング(spin coating)、ＬＳＭＣＤ(Liquid Source M
ixed Chemical Deposition)、化学気相蒸着(ＣＶＤ)又
は物理気相蒸着(ＰＶＤ)法等により、二層のペロブスカ
イト(Bi-layered perovskite)構造を持つＳＢＴ(ＳｒＢ
ｉ２Ｔａ２Ｏ９)などの強誘電体膜１５を形成する。
ティング(spin coating)、ＬＳＭＣＤ(Liquid Source M
ixed Chemical Deposition)、化学気相蒸着(ＣＶＤ)又
は物理気相蒸着(ＰＶＤ)法等により、二層のペロブスカ
イト(Bi-layered perovskite)構造を持つＳＢＴ(ＳｒＢ
ｉ２Ｔａ２Ｏ９)などの強誘電体膜１５を形成する。
【００１２】続いて、強誘電体膜１５の上にキャパシタ
の上部電極を形成する膜厚１０００〜３０００Åの第２
Ｐｔ膜１６を形成する。このとき、Ｔｉの拡散距離を増
加させる為に、第２Ｐｔ膜１６を一回に形成せず、２段
階乃至１０段階に分けて多層構造で形成する。本発明の
一実施例における図１乃至図６では、第２Ｐｔ膜１６が
２層構造１６Ａ、１６Ｂで形成されたものを示してい
る。
の上部電極を形成する膜厚１０００〜３０００Åの第２
Ｐｔ膜１６を形成する。このとき、Ｔｉの拡散距離を増
加させる為に、第２Ｐｔ膜１６を一回に形成せず、２段
階乃至１０段階に分けて多層構造で形成する。本発明の
一実施例における図１乃至図６では、第２Ｐｔ膜１６が
２層構造１６Ａ、１６Ｂで形成されたものを示してい
る。
【００１３】前記第２Ｐｔ膜１６は拡散経路の粒界を緻
密化させるために、１０〜１００ｍＴｏｒｒの低真空及
び３００〜１０００℃の高温で０.１ｋＷ乃至１ｋＷの
低い電力を印加してスパッタリング方法で形成し、スパ
ッタリングガスに酸素を添加してＡｒ：Ｏ２流量比が
１：１００乃至１００：１の条件で第２Ｐｔ膜１６を形
成する。
密化させるために、１０〜１００ｍＴｏｒｒの低真空及
び３００〜１０００℃の高温で０.１ｋＷ乃至１ｋＷの
低い電力を印加してスパッタリング方法で形成し、スパ
ッタリングガスに酸素を添加してＡｒ：Ｏ２流量比が
１：１００乃至１００：１の条件で第２Ｐｔ膜１６を形
成する。
【００１４】次に、第２Ｐｔ膜１６の上に膜厚３００〜
１０００Åの第１ＴｉＮ膜１７を形成し、上部電極を定
義するマスクを用いて第１ＴｉＮ膜１７をエッチング
し、マスクを除去した後、第１ＴｉＮ膜１７パターンを
ハードマスク(hard mask)として用いて第２Ｐｔ膜１６
をエッチングして上部電極を形成する。
１０００Åの第１ＴｉＮ膜１７を形成し、上部電極を定
義するマスクを用いて第１ＴｉＮ膜１７をエッチング
し、マスクを除去した後、第１ＴｉＮ膜１７パターンを
ハードマスク(hard mask)として用いて第２Ｐｔ膜１６
をエッチングして上部電極を形成する。
【００１５】次に、図２に示すように、下部電極を定義
する感光膜パターン１８を形成し、感光膜パターン１８
をエッチングマスクとして用いて強誘電体膜１５、第１
Ｐｔ膜１４及び第１Ｔｉ膜１３をエッチングする。
する感光膜パターン１８を形成し、感光膜パターン１８
をエッチングマスクとして用いて強誘電体膜１５、第１
Ｐｔ膜１４及び第１Ｔｉ膜１３をエッチングする。
【００１６】続いて、図３に示すように、感光膜パター
ン１８を除去し、第１ＴｉＮ膜１７パターンを４００〜
９００℃の温度で炉を用いて酸素雰囲気下で１０分乃至
２時間の間に熱処理を行う。こうした熱処理は、第１Ｔ
ｉＮ膜１７を酸化させ、以後に形成される保護酸化膜(c
apping oxide)とＰｔ上部電極との間の接着膜として用
いるためのものである。
ン１８を除去し、第１ＴｉＮ膜１７パターンを４００〜
９００℃の温度で炉を用いて酸素雰囲気下で１０分乃至
２時間の間に熱処理を行う。こうした熱処理は、第１Ｔ
ｉＮ膜１７を酸化させ、以後に形成される保護酸化膜(c
apping oxide)とＰｔ上部電極との間の接着膜として用
いるためのものである。
【００１７】その後、図４に示すように、第１Ｔｉ膜１
３及び第１Ｐｔ膜１４、強誘電体膜１５、第２Ｐｔ膜１
６及び第１ＴｉＮ膜１７のそれぞれの側壁と、第１Ｔｉ
Ｎ膜１７表面とを覆う保護酸化膜１９を形成し、保護酸
化膜１９の上に第２層間絶縁膜２０を形成する。
３及び第１Ｐｔ膜１４、強誘電体膜１５、第２Ｐｔ膜１
６及び第１ＴｉＮ膜１７のそれぞれの側壁と、第１Ｔｉ
Ｎ膜１７表面とを覆う保護酸化膜１９を形成し、保護酸
化膜１９の上に第２層間絶縁膜２０を形成する。
【００１８】続いて、図５に示すように、第２層間絶縁
膜２０、保護酸化膜１９及び第１ＴｉＮ膜１７を選択的
にエッチングして上部電極の第２Ｐｔ膜１６を露出させ
る第１コンタクトホールＣ１と、第２層間絶縁膜２０、
保護酸化膜１９、ＭＴＯ膜１２及びＢＰＳＧ膜１１を選
択的にエッチングしてトランジスタの活性領域(図示せ
ず)を露出させる第２コンタクトホールＣ２とを形成す
る。
膜２０、保護酸化膜１９及び第１ＴｉＮ膜１７を選択的
にエッチングして上部電極の第２Ｐｔ膜１６を露出させ
る第１コンタクトホールＣ１と、第２層間絶縁膜２０、
保護酸化膜１９、ＭＴＯ膜１２及びＢＰＳＧ膜１１を選
択的にエッチングしてトランジスタの活性領域(図示せ
ず)を露出させる第２コンタクトホールＣ２とを形成す
る。
【００１９】次に、図６に示すように、コンタクトホー
ルの形成された全体構造の上に、金属配線と酸化物との
間の接着力を向上させる、トランジスタと接触抵抗を低
減させるための第２Ｔｉ膜２１を形成する。次に、Ｓｉ
とＴｉの拡散を防止する為に、第２Ｔｉ膜２１の上に第
２ＴｉＮ膜２２を形成してから、第２ＴｉＮ膜２２の上
にＷまたはＡｌ等で金属膜２３を形成し、金属膜２３、
第２ＴｉＮ膜２２及び第２Ｔｉ膜２１を選択的にエッチ
ングして金属配線を形成する。続いて、全体構造の上に
第３層間絶縁膜２４を形成する。その後、通常の工程に
よって強誘電体記憶素子を完成する。
ルの形成された全体構造の上に、金属配線と酸化物との
間の接着力を向上させる、トランジスタと接触抵抗を低
減させるための第２Ｔｉ膜２１を形成する。次に、Ｓｉ
とＴｉの拡散を防止する為に、第２Ｔｉ膜２１の上に第
２ＴｉＮ膜２２を形成してから、第２ＴｉＮ膜２２の上
にＷまたはＡｌ等で金属膜２３を形成し、金属膜２３、
第２ＴｉＮ膜２２及び第２Ｔｉ膜２１を選択的にエッチ
ングして金属配線を形成する。続いて、全体構造の上に
第３層間絶縁膜２４を形成する。その後、通常の工程に
よって強誘電体記憶素子を完成する。
【００２０】
【発明の効果】以上から説明したように、本発明は、上
部電極をなすＰｔ膜を多段階に分けて多層で蒸着し、高
温、高圧、低電力の蒸着条件下でＰｔ膜を形成し、粒界
を緻密化させて拡散経路を増加させる。また、Ｐｔ膜の
蒸着時スパッタリングガスで相当量の酸素を含めて後続
の熱処理工程時にＴｉの捕獲中心(trapping center)と
して用いる。よって、本発明は、上部電極をなすＰｔ膜
を介してＴｉが強誘電体に拡散することを効果的に防止
できるので、強誘電体記憶素子の電気的特性の低下を最
小化できる。
部電極をなすＰｔ膜を多段階に分けて多層で蒸着し、高
温、高圧、低電力の蒸着条件下でＰｔ膜を形成し、粒界
を緻密化させて拡散経路を増加させる。また、Ｐｔ膜の
蒸着時スパッタリングガスで相当量の酸素を含めて後続
の熱処理工程時にＴｉの捕獲中心(trapping center)と
して用いる。よって、本発明は、上部電極をなすＰｔ膜
を介してＴｉが強誘電体に拡散することを効果的に防止
できるので、強誘電体記憶素子の電気的特性の低下を最
小化できる。
【００２１】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【図１】本発明の一実施例によって上部Ｐｔ層を多層で
形成した後上部電極をエッチングした状態を示す断面図
である。
形成した後上部電極をエッチングした状態を示す断面図
である。
【図２】図１の上部電極を感光膜を用いてパターンした
後強誘電体と下部電極をエッチングした状態を示す断面
図である。
後強誘電体と下部電極をエッチングした状態を示す断面
図である。
【図３】図２の構造で感光膜を除去した断面図である。
【図４】図４は図３の構造にキャパシタ保護酸化膜(cap
acitor capping oxide)と第２層間絶縁膜を蒸着した後
の断面図である。
acitor capping oxide)と第２層間絶縁膜を蒸着した後
の断面図である。
【図５】図５は通常のパターニング及びエッチング工程
を行ってキャパシタコンタクトエッチングとトランジス
タコンタクトエッチング工程後の断面図である。
を行ってキャパシタコンタクトエッチングとトランジス
タコンタクトエッチング工程後の断面図である。
【図６】図６はトランジスタとキャパシタを金属配線で
連結した後第３層間絶縁膜を蒸着した後の断面図であ
る。
連結した後第３層間絶縁膜を蒸着した後の断面図であ
る。
１０ 半導体基板 １１ ＢＰＳＧ膜 １２ ＭＴＯ膜 １３、２１ Ｔｉ膜 １４、１６ Ｐｔ膜 １５ 強誘電体膜 １７、２２ ＴｉＮ膜 １８ 感光膜パターン １９ 保護酸化膜 ２０、２４ 層間絶縁膜 ２３ 金属膜
Claims (6)
- 【請求項１】 強誘電体記憶素子の製造方法において、 トランジスタの形成された半導体基板の上に第１層間絶
縁膜を形成する段階；前記第１層間絶縁膜の上にキャパ
シタの下部電極を形成する第１電導膜及び強誘電体膜を
形成する段階；及び前記強誘電体膜の上に、内部に酸素
を含むＰｔ膜を多層構造で形成してキャパシタの上部電
極を形成する段階を含むことを特徴とする強誘電体記憶
素子の製造方法。 - 【請求項２】 前記多層のＰｔ膜は、それぞれ１０〜１
００ｍＴｏｒｒの圧力、３００〜１０００℃の温度、及
び０.１ｋＷ〜１ｋＷの電力が印加されて形成されるこ
とを特徴とする請求項１記載の強誘電体記憶素子の製造
方法。 - 【請求項３】 前記多層のＰｔ膜は、それぞれＡｒ：Ｏ
２流量比が１：１００乃至１００：１の条件で形成され
ることを特徴とする請求項１記載の強誘電体記憶素子の
製造方法。 - 【請求項４】 前記第１電導膜はＰｔ、前記強誘電体膜
はＳｒＢｉ２Ｔａ２Ｏ９で形成されることを特徴とする
請求項１記載の強誘電体記憶素子の製造方法。 - 【請求項５】 前記Ｐｔ膜上にＴｉＮ膜を形成し、前記
ＴｉＮ膜を選択的にエッチングして上部電極を定義する
ＴｉＮ膜パターンを形成される段階；前記ＴｉＮ膜パタ
ーンをエッチングマスクとし、前記Ｐｔ膜をエッチング
して上部電極を形成する段階；及び、 前記強誘電体膜及び前記第１電導膜を選択的にエッチン
グして強誘電体膜パターン及び下部電極を形成する段階
を含むことを特徴とする請求項１記載の強誘電体記憶素
子の製造方法。 - 【請求項６】 前記ＴｉＮ膜パターンを酸素雰囲気下で
熱処理する段階；前記ＴｉＮ膜パターン、前記上部電
極、前記強誘電体パターン及び前記下部電極のそれぞれ
の側壁と前記ＴｉＮ膜パターンの上部を囲む保護酸化膜
を形成する段階；前記全体構造の上に第２層間絶縁膜を
形成する段階；前記第２層間絶縁膜、前記ＴｉＮ膜パタ
ーン及び前記保護酸化膜を選択的にエッチングして前記
上部電極を露出させる第１コンタクトホールと、前記第
２層間絶縁膜、前記保護酸化膜、前記第１層間絶縁膜を
選択的にエッチングして前記トランジスタの活性領域を
露出させる第２コンタクトホールとを形成する段階；及
び、前記第１コンタクトホール及び前記第２コンタクト
ホールを介して前記トランジスタの活性領域と前記キャ
パシタを連結する金属配線を形成する段階をさらに含む
ことを特徴とする請求項５記載の強誘電体記憶素子の製
造方法。
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