KR100430686B1 - 반도체소자의저장전극제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 반도체 기판의 콘택플러그 상부에 확산방지막으로 형성되는 티타늄막과 티타늄질화막을 형성한 다음, 2중 구조의 플라티늄막을 도전층으로 형성하여 저장전극을 형성함으로써 플라티늄막을 통한 산소의 확산 경로인 플라티늄막내의 입계를 불연속적으로 형성하여 산소의 확산경로를 차단함으로 후속 고온공정에서 안정된 계면을 유지하는 저장전극을 형성하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 저장전극 제조방법
본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 보다 상세하게는 확산방지막 상부에 2중 구조의 플라티늄막으로 이루어진 도전층을 형성하여 저장전극을 형성함으로써 후속 고온공정에서 안정한 계면을 유지하는 저장전극을 형성할 수 있어 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, (Ba1-xSrx)TiO3(이하, BST)나 Pb(ZrTi1-x)O3(이하, PZT) 등과같은 고유전율 박막을 고직접 반도체 소자에 적용하기 위한 연구가 진행되면서 전극 재료의 산화에 의한 캐패시터의 성능 저하를 방지하기 위하여 반응성이 없는 백금이나 전도성 산화물인 RuO2, IrO2등을 전극 재료로 이용하려는 시도가 이루어지고 있다.
그리고, 캐패시터의 하부 전극 구조로는 다결정 실리콘으로된 콘택 플러그 위에 확산방지막으로 TiN/Ti 적층막을 사용하고 TiN 위에 하부 전극 재료로서 백금을 사용한다.
그런데, 이 경우 후속 BST 형성공정과 BPSG 형성공정 등과 같은 고온, 예를들어 약 800 ∼ 850℃ 정도의 열처리공정을 거치게 되면, 열처리공정 중에 확산방지막이 열화되어 저항이 높은 Pt-실리사이드(Silicide)막을 형성하고, TiN/Pt의 계면이 기둥모양(columnar)의 구조를 갖게 되므로 TiN/Pt의 계면이 열화되는 문제점을 발생한다.
또한, 열처리 공정중 Pt의 입계를 통한 산소의 확산이 일어나 TiN과 만나서 TiN/IPt의 계면에서 Ti 산화막을 형성하게 되어 부피의 팽창과 동시에 계면이 취약해지며, 산소의 확산으로 인한 BST 박막 자체에 열화가 발생하는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 콘택플러그 상부에 확산방지막으로 형성되는 티타늄막과 티타늄질화막을 형성한 다음, 2중 구조의 플라티늄막 패턴으로 저장전극을 형성하여 플라티늄막을 통한 산소의확산 경로인 플라티늄막 내의 입계를 불연속적으로 형성하여 산소의 확산경로를 차단하여 후속 고온 열처리 공정에서 안정된 계면을 유지하는 저장전극을 형성하여 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 저장전극 제조방법을 제공하는 데 그 목적이 있다.
도 1 는 본 발명에 따른 반도체 소자의 저장전극 제조공정도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 절연막,
14 : 콘택플러그, 16 : 제 1확산방지막,
18 : 제 2확산방지막, 20 : 제 1도전층,
22 : 제 2도전층.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 저장전극 제조방법은
반도체 기판의 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,
상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,
상기 콘택플러그 상부에 확산방지막패턴을 형성하는 공정과,
상기 확산방지막패턴을 감싸는 구조의 전하저장전극을 증착온도가 다른 두개의 Pt층으로 형성하는 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 저장전극 제조방법에 대하여 상세히 설명을 하기로 한다.
도1 은 본 발명에 따른 반도체 소자의 저장전극 제조공정도이다.
먼저, 반도체 기판(10)에 소저의 하부 구조물, 예를들어 소자분리 절연막과, 게이트산화막, 게이트전극 및 비트라인등을 형성한 후, 상기 구조의 전표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크로 식각하여 콘택부분으로 예정되어 부분에 콘택홀을 형성한다.
그 다음, 상기 구조의 전표면에 500 ∼ 300Å 두께의 다결정 실리콘막(도시 않됨)을 화학기상증착법으로 형성한 다음, 상기 다결정 실리콘막을 전면 식각하여 상기 콘택홀에 접속되는 콘택플러그(14)를 형성한다.
다음, 상기 구조의 전표면에 300 ∼ 500Å 두께의 티타늄(Ti)으로 이루어진 제 1확산방지막(16)을 형성한다.
그 다음, 상기 제 1확산방지막(16)상부에 400 ∼ 600Å 두께의 티타늄질화막(TiN)으로 이루어진 제 2확산방지막(18)을 형성한다.
여기서, 상기 제 1, 2확산방지막(16, 18)은 스퍼터링(sputtering)방법으로 형성하며, 상기 티타늄은 상기 다결정 실리콘막과의 오오믹(ohmic) 접촉을 위해 사용된다.
그 다음, 감광막 패턴을 이용하는 이방성 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 제 2확산방지막(18)패턴과 제 1확산방지막(16)패턴을 형성한다.
다음, 상기 구조의 전표면에 800 ∼ 1200Å 두께의 플라티늄(Pt)막으로 이루어진 2중 구조의 제 1, 2도전층(20, 22)을 형성하여 상기 콘택플러그(14)와 확산방지막(16,18)패턴 및 도전층(20,22)으로 구성되는 본 발명에 따른 반도체 소자의 저장전극 제조공정을 완료한다.
여기서, 상기 제 1도전층(20)은 300 ~ 400℃, 제 2도전층(22)은 400 ∼ 500℃의 온도 범위에서 형성하며, 플라티늄막의 입계를 불연속적으로 형성하기 위해증착온도를 바꾸어 형성하여도 무방하다.
상기한 바와같이 본 발명에 따른 반도체 소자의 저장전극 제조방법은 티타늄과 티타늄질화막으로 이루어진 확산방지막 상부에 도전층으로 2중 구조의 플라티늄막을 형성하여 저장전극을 형성함으로써 산소의 확산 경로인 플라티늄막내의 입계를 불연속적으로 형성하여 산소의 확산경로를 차단하므로 후속 고온공정에서 안정된 계면을 유지하는 저장전극을 형성하여 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

  1. 반도체 기판의 상부에 저장전극 콘택홀이 구비되는 절연막을 형성하는 공정과,
    상기 저장전극 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
    상기 콘택플러그 상부에 확산방지막패턴을 형성하는 공정과,
    상기 확산 방지막패턴을 표면을 도포하는 두 개의 Pt 층 적층구조로 저장전극을 형성하되, 상기 적층구조의 하부층은 300 ~ 400 ℃ 의 증착 온도에서 형성하고 상기 적층구조의 상부층은 400 ~ 550℃의 증착 온도에서 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
  2. 제 1 항에 있어서,
    상기 확산방지막은 티타늄/티타늄질화막으로 형성된 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
  3. 제 2 항에 있어서,
    상기 티타늄가 티타늄질화막은 각각 300 ~ 500 Å 와 400 ~ 600Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
  4. 제 1 항에 있어서,
    상기 저장전극은 800 ∼ 1200 Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
  5. 제 1 항에 있어서,
    상기 Pt 층의 적층구조는 각각 스퍼터링 방법으로 증착된 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR960043216A (ko) * 1995-05-29 1996-12-23 김광호 고유전율 캐패시터의 하부전극 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573979A (en) * 1995-02-13 1996-11-12 Texas Instruments Incorporated Sloped storage node for a 3-D dram cell structure
KR960043216A (ko) * 1995-05-29 1996-12-23 김광호 고유전율 캐패시터의 하부전극 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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