KR100247224B1

KR100247224B1 - 강유전체 메모리 소자의 제조방법

Info

Publication number: KR100247224B1
Application number: KR1019970003338A
Authority: KR
Inventors: 박주한; 구본재; 정동진; 강남수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-04
Filing date: 1997-02-04
Publication date: 2000-03-15
Also published as: KR19980067355A

Abstract

강유전체 반도체 소자의 제조방법은 씨모오스 공정이 완료된 트윈 웰 구조의 기판상부에 차례로 절연막, 점착층, 하부전극 층, 강유전체 층, 및 상부전극 층을 이루게 될 물질을 적층한 후, 패터닝을 행하여 상부전극, 강유전체, 하부전극을 가지는 강유전체 캐패시터를 형성하는 단계와, 상기 강유전체 층을 보호하기 위해 반응 방지막을 상기의 결과물에 도포후 패터닝을 행하여 상기 캐패시터를 상기 반응 방지막으로써 감싸는 단계와, 층간유전막을 이루게 될 물질을 전체 상부에 도포하고 메탈 콘택들을 만든 후 제1메탈라인을 형성하는 단계와, 상기 제1메탈라인의 상부 및 상기 층간유전막 상부에 메탈간 유전막을 도포하고 콘택을 만든 후 제2메탈라인을 형성하는 단계를 가짐을 특징으로 한다.

Description

강유전체 메모리 소자의 제조방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 강유전체 반도체 메모리 장치의 제조방법에 관한 것이다.

일반적으로 반도체 제조기술은 소자 집적도를 높여 칩 사이즈를 최소화 시키고 소자 성능을 최대로 높이는 방향으로 발전되고 있다. 소자의 성능을 높이기 위한 방법의 하나로서, 최근에 강유전체 반도체 메모리 장치가 본 분야에 개시되었다. 상기의 메모리 장치는 종래의 디램에서의 스토리지 캐패시터 대신에 강유전체로 된 캐패시터를 사용함으로써 누설전류에 기인한 리프레쉬 동작이 필요없는 큰 장점을 가진다. 그러나 강유전체 반도체 메모리 장치를 제조하는 공정은 기존의 디램이나 매몰 캐패시터를 가지는 디램의 공정보다 어려운 문제점들을 가진다. 이러한 문제점들 중의 하나로서는 강유전체의 물질이 산화막으로 이루어진 층간 절연막과 반응시에 특성이 열화된다는 것이다. 따라서, 종래에는 강유전체의 특성열화에 의해 디바이스 누설전류가 증가되므로 신뢰성이 저하되는 문제점이 있었다.

따라서 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 강유전체 메모리 소자의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 강유전체 메모리 소자의 제조공정에서 발생되는 강유전체의 특성열화를 개선하여 디바이스 누설전류를 감소시켜 소자의 신뢰성을 증대시킬 수 있는 방법을 제공함에 있다.

제 1 도 내지 제 6 도는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 순서대로 보여주는 공정단면 구조도들.

상기의 목적을 달성하기 위한 본 발명에 따라 강유전체 반도체 메모리 장치의 제조방법에 있어서, 씨모오스 공정이 완료된 트윈 웰 구조의 기판상부에 차례로 절연막, 점착층, 하부전극 층, 강유전체 층, 및 상부전극 층을 이루게 될 물질을 적층한 후, 패터닝을 행하여 상부전극, 강유전체, 하부전극을 가지는 강유전체 캐패시터를 형성하는 단계와, 상기 강유전체 층을 보호하기 위해 반응 방지막을 상기의 결과물에 도포후 패터닝을 행하여 상기 캐패시터를 상기 반응 방지막으로써 감싸는 단계와, 층간유전막을 이루게 될 물질을 전체 상부에 도포하고 메탈 콘택들을 만든 후 제1메탈라인을 형성하는 단계와, 상기 제1메탈라인의 상부 및 상기 층간유전막 상부에 메탈간 유전막을 도포하고 콘택을 만든 후 제2메탈라인을 형성하는 단계를 가짐을 특징으로 한다.

이하에서는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제조방법이 첨부된 도면과 함께 설명될 것이다. 첨부된 도면들내에서 서로 동일한 층은 이해의 편의를 위해서 동일 내지 유사한 참조부호로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 제조공정의 특성, 그리고 물성적인 동작들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명하지 않는다.

이하의 설명에서는 본 발명의 바람직한 일 실시예가 예를들어 한정되고 첨부된 도면을 위주로 예를들어 설명될 것이다.

먼저, 도 1 내지 도 6은 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 순서대로 보여주는 단면구조도들이다.

도 1을 참조하면, 씨모오스 공정이 완료된 트윈 웰 구조의 기판상부에 차례로 절연막(20), 점착층(30), 하부전극층(40), 강유전체층(50), 및 상부전극층(60)을 이루게 될 물질을 적층한 것이 보여진다. 여기서, 상기 절연막(20)은 BPSG막이며, 상기 점착층(30)은 500 Å 두께의 산화티타늄(TiO₂) 층으로서, 이 것의 적층은 데포지션 공정에 의해 수행된다. 상기 하부전극층(40) 및 상부전극층(60)은 각기 2700 Å, 2000 Å 두께의 PT 층이며, 상기 강유전체층(50)은 산소분위기에서 약 30분간 소성한 2500 Å 두께의 결정화된 PZT이다. 이후, 도 2내지 도 6의 결과물을 제공할 공정을 차례로 실시하는데, 이러한 공정을 살펴보면 다음과 같다.

먼저, 도 1의 결과물에 패터닝을 행하여 상부전극, 강유전체, 하부전극을 가지는 도 2와 같은 강유전체 캐패시터를 형성한다. 상기 도 2와 같은 구조를 얻기 위해 실시되는 구체적인 공정수순을 설명하면, 사진 식각공정을 사용하여 상기 상부전극층(60)과 상기 강유전체층(50)을 패터닝하고 산소분위기에서 450℃ 약 30분간 어닐링을 실시하여 상기 강유전체층(50)의 특성을 강화시킨다. 이 후에 사진 식각공정을 사용하여 상기 하부전극층(40)과 상기 점착층(30)을 동시에 패터닝하게 된다. 이어서, 1000 Å 두께의 산화티타늄(TiO₂)층70을 도포하고 산소분위기에서 600℃ 약 30분간 어닐링을 실시하여 상기 층(70)을 결정화한 후에 사진 식각공정을 사용하여 패터닝을 행하면 상기 강유전체층(50)을 보호하는 반응 방지막(70)이 도 3과 같이 형성된다. 이러한 산화티타늄(TiO2)층(70)은 캡핑층으로서 기능하여 상기 하부전극층(40) 및 상부전극층(60)간의 전류 누설패스로써 작용함이 없이 상기 강유전체층(50)의 PbO휘발을 막고 후속의 공정에서 데포지션될 SiO₂내의 수소성분이 강유전체층(50)의 내부로 침투하는 것을 방지해 준다. 상기 도 3은 도 2의 캐패시터를 상기 반응 방지막 70으로써 감싸는 단계에 대응된다. 도 4 및 도 5는 층간유전막을 이루게 될 물질, 예컨대 SiO₂를 ECR CVD장비를 사용하여 전체 상부에 도포하고 사진 식각공정으로 메탈 콘택들을 만든 후 제1메탈라인 M1을 복수개로 형성하는 단계이다. 여기서, 상기 SiO₂의 두께는 약 4500 Å정도이다. 도 6은 상기 제1메탈라인의 상부 및 상기 층간유전막 상부에 메탈간 유전막 90을 도포하고 비아 콘택을 만든 후 제2메탈라인 M2을 형성하는 단계에 대응된다.

상기한 바와 같은 본 발명에 따르면, 강유전체 메모리 소자의 제조공정에서 발생되는 강유전체의 특성열화를 개선하므로 디바이스 누설전류를 감소시키고 소자의 신뢰성을 증대시킬 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

강유전체 반도체 메모리 장치의 제조방법에 있어서:

씨모오스 공정이 완료된 트윈 웰 구조의 기판상부에 차례로 절연막, 점착층, 하부전극층, 강유전체층, 및 상부전극층을 이루게 될 물질을 적층한 후, 패터닝을 행하여 상부전극층, 강유전체층 및 하부전극층을 가지는 강유전체 캐패시터를 형성하는 단계와;

상기 캐패시터 내의 강유전체층을 보호하기 위해 반응 방지막을 상기의 결과물에 전면 도포한 후, 패터닝을 행하여 상기 캐패시터를 상기 반응 방지막으로 감싸는 단계와;

층간유전막을 이루게 될 물질을 전체 상부에 도포하고 메탈 콘택들을 만든 후 제1메탈라인을 형성하는 단계와;

상기 제1메탈라인의 상부 및 상기 층간유전막 상부에 메탈간 유전막을 도포하고 콘택을 만든 후 제2메탈라인을 형성하는 단걔를 가짐을 특징으로 하는 방법.
제1하에 있어서, 상기 점착층은 산화티타늄 막임을 특징으로 하는 방법.
제1항에 있어서, 상기 반응 방지막은 산화티타늄 막임을 특징으로 하는 방법.
제1항에 있어서, 상기 강유전체층을 적층한 후 어닐링 공정으로 실시하는 단계를 더 포함함을 특징으로 하는 방법.
제1항에 있어서, 상기 제2메탈라인이 형성되는 콘택은 비아콘택임을 특징으로 하는 방법.