JP2000036571A - キャパシタ及びその製造方法 - Google Patents
キャパシタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 強誘電体物質の結晶性を向上させることによ
り、向上された性能を発揮できる強誘電体キャパシタ及
びその製造方法を提供する。 【解決手段】 本発明は、キャパシタ及びその製造方法
に関するものであり、半導体基板１００上に形成された
第１絶縁膜１０６上にキャパシタ下部電極１１０、上部
にＺｒ成分より相対的にＴｉ成分をより多く含む多層誘
電膜１１２，１１３、そしてキャパシタ上部電極１１４
が順に形成されてキャパシタが形成される。そして、キ
ャパシタを包むようにその上に、キャパシタを構成する
物質が拡散されることを防止する物質層１１６が形成さ
れる。このようなキャパシタ及びその製造方法により、
キャパシタを構成する強誘電体膜の各部位で、Ｚｒ成分
とＴｉ成分の濃度比を均一に分布させることができ強誘
電体の結晶性を向上させることができる。
り、向上された性能を発揮できる強誘電体キャパシタ及
びその製造方法を提供する。 【解決手段】 本発明は、キャパシタ及びその製造方法
に関するものであり、半導体基板１００上に形成された
第１絶縁膜１０６上にキャパシタ下部電極１１０、上部
にＺｒ成分より相対的にＴｉ成分をより多く含む多層誘
電膜１１２，１１３、そしてキャパシタ上部電極１１４
が順に形成されてキャパシタが形成される。そして、キ
ャパシタを包むようにその上に、キャパシタを構成する
物質が拡散されることを防止する物質層１１６が形成さ
れる。このようなキャパシタ及びその製造方法により、
キャパシタを構成する強誘電体膜の各部位で、Ｚｒ成分
とＴｉ成分の濃度比を均一に分布させることができ強誘
電体の結晶性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、より詳しくは、ＦＲＡ
Ｍ装置及びその製造方法に関するものである。
の製造方法に関するものであり、より詳しくは、ＦＲＡ
Ｍ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】ＦＲＡＭ装置は、フラッシュメモリのよ
うな不揮発性（nonvolatile）特性を有しながらも、フ
ラッシュメモリに比べて相対的にはるかに速い動作速度
を有している（FLASH MEMORY：数ｍｓｅｃ、FRAM：数十
ｎｓｅｃ）。また、かなり強い耐久性（endurance）を
有しながらも、相対的に低いライティング電圧（Writin
gvoltage）（FLASH MEMORY：１８−２２Ｖ、FRAM：５Ｖ
以下）そして、ＤＲＡＭとＳＲＡＭに比べて低い消費電
力を持っている（待機電流（standby current）：１μ
Ａ以下）。また、ＤＲＡＭよりは大きいが、ＳＲＡＭよ
りは、かなり小さいセル大きさであり、高集積化が可能
なため最近多くの研究と関心が集中している。
うな不揮発性（nonvolatile）特性を有しながらも、フ
ラッシュメモリに比べて相対的にはるかに速い動作速度
を有している（FLASH MEMORY：数ｍｓｅｃ、FRAM：数十
ｎｓｅｃ）。また、かなり強い耐久性（endurance）を
有しながらも、相対的に低いライティング電圧（Writin
gvoltage）（FLASH MEMORY：１８−２２Ｖ、FRAM：５Ｖ
以下）そして、ＤＲＡＭとＳＲＡＭに比べて低い消費電
力を持っている（待機電流（standby current）：１μ
Ａ以下）。また、ＤＲＡＭよりは大きいが、ＳＲＡＭよ
りは、かなり小さいセル大きさであり、高集積化が可能
なため最近多くの研究と関心が集中している。
【０００３】このようなＦＲＡＭ装置を高集積化、不揮
発性、埋込型応用素子（embedded application）などの
高付加価値を有するメモリ製品として実現させるために
は１Ｔ／１Ｃ（一メモリ要素が一つのトランジスタと一
つの強誘電キャパシタで構成される）セル構造、多層配
線層の具備のみならず、ＦＲＡＭ装置製造過程中に生じ
る劣化を最少化することが必須である。
発性、埋込型応用素子（embedded application）などの
高付加価値を有するメモリ製品として実現させるために
は１Ｔ／１Ｃ（一メモリ要素が一つのトランジスタと一
つの強誘電キャパシタで構成される）セル構造、多層配
線層の具備のみならず、ＦＲＡＭ装置製造過程中に生じ
る劣化を最少化することが必須である。
【０００４】例えば、ＦＲＡＭ装置の製造工程で誘電膜
としてＰＺＴ強誘電体膜が用いられる場合、強誘電体膜
ＰＺＴの結晶性は劣化と密接な関係を持っている。ＰＺ
Ｔ物質の結晶性は、ＰＺＴ物質の結晶性のための工程
後、例えば熱処理工程後、ＰＺＴ物質内のペロブスカイ
ト（perovskite）構造の形成程度と密接な関係があり、
このペロブスカイト（perovskite）構造の形成程度は、
ＰＺＴ物質内にＺｒとＴｉ組成比の均一性とＴｉの量と
非常に密接な関係がある。
としてＰＺＴ強誘電体膜が用いられる場合、強誘電体膜
ＰＺＴの結晶性は劣化と密接な関係を持っている。ＰＺ
Ｔ物質の結晶性は、ＰＺＴ物質の結晶性のための工程
後、例えば熱処理工程後、ＰＺＴ物質内のペロブスカイ
ト（perovskite）構造の形成程度と密接な関係があり、
このペロブスカイト（perovskite）構造の形成程度は、
ＰＺＴ物質内にＺｒとＴｉ組成比の均一性とＴｉの量と
非常に密接な関係がある。
【０００５】図１は従来、強誘電体物質内にて各部位に
おける陽イオン濃度比を示すグラフである。図１を参照
すると、Ｐｂの下部電極から強誘電体物質、ＰＺＴの深
さによる陽イオン濃度比は次の通りである。参照番号
“１４”ラインはＰＺＴ内でＴｉ陽イオンの濃度比を示
し、参照番号“１２”はＰＺＴ内でＺｒの濃度比を示
す。参照番号“１０”はＰｂの濃度比を示す。グラフに
示されたようにＰｂの濃度比は、下部膜からＰＺＴの深
さによって変化がほぼない反面、ＺｒとＴｉの濃度比は
かなり変化し、Ｚｒの濃度比は増加し、Ｔｉの濃度比は
減少することが分かる。
おける陽イオン濃度比を示すグラフである。図１を参照
すると、Ｐｂの下部電極から強誘電体物質、ＰＺＴの深
さによる陽イオン濃度比は次の通りである。参照番号
“１４”ラインはＰＺＴ内でＴｉ陽イオンの濃度比を示
し、参照番号“１２”はＰＺＴ内でＺｒの濃度比を示
す。参照番号“１０”はＰｂの濃度比を示す。グラフに
示されたようにＰｂの濃度比は、下部膜からＰＺＴの深
さによって変化がほぼない反面、ＺｒとＴｉの濃度比は
かなり変化し、Ｚｒの濃度比は増加し、Ｔｉの濃度比は
減少することが分かる。
【０００６】図２は、強誘電体物質内にで各部位におけ
る陽イオン濃度比の相対比を示すグラフである。図２を
参照すると、参照番号“１６”はＰＺＴ内で、Ｚｒ陽イ
オンとＴｉ陽イオンの合計に対するＰｂ陽イオン濃度比
の相対比、参照番号“１８”はキャパシタ上部電極近く
で多少の減少はあるが、Ｔｉに対するＺｒの陽イオン濃
度比の相対比は急激に増えていることが分かる。このよ
うに、ＺｒとＴｉの組成比がＰＺＴ部位によって異なる
ように現れる理由は、ＰＺＴ物質自体が不均質（hetero
geneous）強誘電体物質であるため、下部膜に依存性を
有するため生じるようになる。
る陽イオン濃度比の相対比を示すグラフである。図２を
参照すると、参照番号“１６”はＰＺＴ内で、Ｚｒ陽イ
オンとＴｉ陽イオンの合計に対するＰｂ陽イオン濃度比
の相対比、参照番号“１８”はキャパシタ上部電極近く
で多少の減少はあるが、Ｔｉに対するＺｒの陽イオン濃
度比の相対比は急激に増えていることが分かる。このよ
うに、ＺｒとＴｉの組成比がＰＺＴ部位によって異なる
ように現れる理由は、ＰＺＴ物質自体が不均質（hetero
geneous）強誘電体物質であるため、下部膜に依存性を
有するため生じるようになる。
【０００７】このような、ＺｒとＴｉ組成比の不均一性
は、上部電極がＰｔで用いられる場合、さらに増えるよ
うになる。Ｐｔ物質の触媒作用（catalitic effect）に
よる還元反応により、上部電極、Ｐｔ物質と強誘電体物
質、ＰＺＴ物質の界面領域に欠陥、Ｔｉ組成の欠乏を発
生させることによって劣化を増加させ、付加的にＦＲＡ
Ｍ装置の信頼性問題を発生させるようになる。
は、上部電極がＰｔで用いられる場合、さらに増えるよ
うになる。Ｐｔ物質の触媒作用（catalitic effect）に
よる還元反応により、上部電極、Ｐｔ物質と強誘電体物
質、ＰＺＴ物質の界面領域に欠陥、Ｔｉ組成の欠乏を発
生させることによって劣化を増加させ、付加的にＦＲＡ
Ｍ装置の信頼性問題を発生させるようになる。
【０００８】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、強誘電体
物質の結晶性を向上させることにより、向上された性能
を発揮できる強誘電体キャパシタ及びその製造方法を提
供する。
問題点を解決するため提案されたものとして、強誘電体
物質の結晶性を向上させることにより、向上された性能
を発揮できる強誘電体キャパシタ及びその製造方法を提
供する。
【０００９】
【課題を解決するための手段】上述の目的を達成するた
め提案された本発明の特徴によると、本発明のキャパシ
タの製造方法は、半導体基板上に形成された絶縁膜上に
キャパシタ下部電極、上部にＺｒ成分より相対的にＴｉ
成分をより多く含む多層誘電膜、そしてキャパシタ上部
電極を順に形成してキャパシタを形成する段階と、さら
に、キャパシタを包むようにその上にキャパシタを構成
する物質が拡散されることを防止する物質層を形成する
段階と、を含む。
め提案された本発明の特徴によると、本発明のキャパシ
タの製造方法は、半導体基板上に形成された絶縁膜上に
キャパシタ下部電極、上部にＺｒ成分より相対的にＴｉ
成分をより多く含む多層誘電膜、そしてキャパシタ上部
電極を順に形成してキャパシタを形成する段階と、さら
に、キャパシタを包むようにその上にキャパシタを構成
する物質が拡散されることを防止する物質層を形成する
段階と、を含む。
【００１０】上述の目的を達成するため提案された本発
明の特徴によると、本発明のキャパシタは、半導体基板
上に絶縁膜を間に置いて形成されたキャパシタ下部電極
と、下部電極上にＺｒ成分より相対的にＴｉ成分をもっ
と多く有する上部層を含んで形成された多層誘電膜と、
多層誘電膜上に形成されたキャパシタ上部電極と、そし
てキャパシタ下部電極、多層誘電膜、そしてキャパシタ
上部電極を構成する成分の拡散を防止するため、その側
壁とキャパシタ上部電極上に形成された物質層を含む。
明の特徴によると、本発明のキャパシタは、半導体基板
上に絶縁膜を間に置いて形成されたキャパシタ下部電極
と、下部電極上にＺｒ成分より相対的にＴｉ成分をもっ
と多く有する上部層を含んで形成された多層誘電膜と、
多層誘電膜上に形成されたキャパシタ上部電極と、そし
てキャパシタ下部電極、多層誘電膜、そしてキャパシタ
上部電極を構成する成分の拡散を防止するため、その側
壁とキャパシタ上部電極上に形成された物質層を含む。
【００１１】図６を参照すると、本発明の実施の形態に
よる新規のキャパシタ及びその製造方法は、Ｚｒ成分よ
り相対的にＴｉ成分をより多く有する上部層を含んで多
層誘電膜が形成され、キャパシタを構成する成分の拡散
を防止するための物質層が形成される。このようなキャ
パシタ及びその製造方法により、キャパシタ強誘電体膜
の各部位でＺｒ成分とＴｉ成分を均一な濃度で分布させ
ることができ、強誘電体の結晶性を向上させることがで
きる。
よる新規のキャパシタ及びその製造方法は、Ｚｒ成分よ
り相対的にＴｉ成分をより多く有する上部層を含んで多
層誘電膜が形成され、キャパシタを構成する成分の拡散
を防止するための物質層が形成される。このようなキャ
パシタ及びその製造方法により、キャパシタ強誘電体膜
の各部位でＺｒ成分とＴｉ成分を均一な濃度で分布させ
ることができ、強誘電体の結晶性を向上させることがで
きる。
【００１２】
【発明の実施の形態】以下、図３乃至図９を参照して本
発明の実施の形態を詳しく説明する。図３乃至図９は本
発明によるキャパシタの製造方法を順次段階的に説明す
るための断面図である。図３を参照すると、まず半導体
基板１００上に活性領域と非活性領域を定義するため素
子隔離領域１０２が形成される。活性領域の半導体基板
１００上にゲート酸化膜（図示せず）を間に置いてゲー
ト電極１０４が形成される。ゲート電極１０４の両側の
半導体基板１００内にソース／ドレーン領域（図示せ
ず）が形成される。ゲート電極１０４を含んで半導体基
板１００上に第１絶縁膜１０６が形成される。
発明の実施の形態を詳しく説明する。図３乃至図９は本
発明によるキャパシタの製造方法を順次段階的に説明す
るための断面図である。図３を参照すると、まず半導体
基板１００上に活性領域と非活性領域を定義するため素
子隔離領域１０２が形成される。活性領域の半導体基板
１００上にゲート酸化膜（図示せず）を間に置いてゲー
ト電極１０４が形成される。ゲート電極１０４の両側の
半導体基板１００内にソース／ドレーン領域（図示せ
ず）が形成される。ゲート電極１０４を含んで半導体基
板１００上に第１絶縁膜１０６が形成される。
【００１３】図４を参照すると、第１絶縁膜１０６上に
接合層１０８が形成される。接合層１０８は第１絶縁膜
１０６とキャパシタの下部電極との接合を強化させ、ま
た下部物質と後続工程で形成される上部物質が拡散され
ることを防止する。例えば、接合層１０８はＴｉＯ2で
形成できる。
接合層１０８が形成される。接合層１０８は第１絶縁膜
１０６とキャパシタの下部電極との接合を強化させ、ま
た下部物質と後続工程で形成される上部物質が拡散され
ることを防止する。例えば、接合層１０８はＴｉＯ2で
形成できる。
【００１４】接合層１０８上にキャパシタの下部電極１
１０が形成される。例えば、下部電極１１０は白金で形
成される。白金膜１１０は、約２７００オングストロー
ムの厚さを有するように形成される。白金膜１１０は後
続工程で形成される強誘電体膜の結晶化に有利な格子構
造を提供し、より安定した強誘電体膜が形成できるよう
にする。このような下部電極以外にも下部電極１１０
は、Ｉｒ、Ｒｈ、及びＲｕなどの金属膜で置き換えられ
ることもでき、またＩｒＯ2膜、ＩＴＯ膜、ＲｈＯ2膜、
ＲｕＯ2膜、及びＭｏＯ3膜のうちいずれか一膜と、Ｐ
ｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれか一膜が順に積
層されて形成されることもできる。
１０が形成される。例えば、下部電極１１０は白金で形
成される。白金膜１１０は、約２７００オングストロー
ムの厚さを有するように形成される。白金膜１１０は後
続工程で形成される強誘電体膜の結晶化に有利な格子構
造を提供し、より安定した強誘電体膜が形成できるよう
にする。このような下部電極以外にも下部電極１１０
は、Ｉｒ、Ｒｈ、及びＲｕなどの金属膜で置き換えられ
ることもでき、またＩｒＯ2膜、ＩＴＯ膜、ＲｈＯ2膜、
ＲｕＯ2膜、及びＭｏＯ3膜のうちいずれか一膜と、Ｐ
ｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれか一膜が順に積
層されて形成されることもできる。
【００１５】次に、白金膜１１０上に多層誘電膜１１
２，１１３が形成される。多層誘電膜１１２，１１３
は、第１強誘電体膜１１２と第２強誘電体膜１１３で構
成される。第１強誘電体膜１１２は白金膜１１０上にＰ
ＺＴで形成される。ＰＺＴ１１２はゾル−ゲル（sol−g
el）工程を通して約２５００オングストロームの厚さを
有するように形成され、図１Ａのグラフに示すように、
ＰＺＴ内の下部から上部へ行くほどＴｉのＺｒに対する
相対比が減少されて強誘電体膜の結晶性に問題を発生さ
せる。このような問題を解決するため本実施の形態では
第１強誘電体膜１１２上に第２強誘電体膜１１３が形成
され、多層誘電膜１１２，１１３が形成される。第２強
誘電体膜１１３はＺｒより相対的にＴｉ成分をより多く
含むＴｉ量の多いＰＺＴ１１２ｂや、Ｔｉ成分を増加さ
せ、第１強誘電体膜１１２からＴｉ成分が拡散されるこ
とを防止するためのＰＴＯ（ＰｂＴｉＯ3）１１３で形
成される。この場合、第２強誘電体膜１１３は約１００
０オングストロームの厚さを有するように形成される。
第２強誘電体膜１１３上に上部電極層１１４が形成され
る。例えば、上部電極層１１４は、Ｉｒ、Ｒｈ、及びＲ
ｕなどの金属膜で形成されることもでき、ＩｒＯ2、Ｉ
ＴＯ、ＲｈＯ2、ＲｕＯ2、及びＭｏＯ3のうちいずれか
一つと、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれか一
つとが順に積層されて形成されることもできる。
２，１１３が形成される。多層誘電膜１１２，１１３
は、第１強誘電体膜１１２と第２強誘電体膜１１３で構
成される。第１強誘電体膜１１２は白金膜１１０上にＰ
ＺＴで形成される。ＰＺＴ１１２はゾル−ゲル（sol−g
el）工程を通して約２５００オングストロームの厚さを
有するように形成され、図１Ａのグラフに示すように、
ＰＺＴ内の下部から上部へ行くほどＴｉのＺｒに対する
相対比が減少されて強誘電体膜の結晶性に問題を発生さ
せる。このような問題を解決するため本実施の形態では
第１強誘電体膜１１２上に第２強誘電体膜１１３が形成
され、多層誘電膜１１２，１１３が形成される。第２強
誘電体膜１１３はＺｒより相対的にＴｉ成分をより多く
含むＴｉ量の多いＰＺＴ１１２ｂや、Ｔｉ成分を増加さ
せ、第１強誘電体膜１１２からＴｉ成分が拡散されるこ
とを防止するためのＰＴＯ（ＰｂＴｉＯ3）１１３で形
成される。この場合、第２強誘電体膜１１３は約１００
０オングストロームの厚さを有するように形成される。
第２強誘電体膜１１３上に上部電極層１１４が形成され
る。例えば、上部電極層１１４は、Ｉｒ、Ｒｈ、及びＲ
ｕなどの金属膜で形成されることもでき、ＩｒＯ2、Ｉ
ＴＯ、ＲｈＯ2、ＲｕＯ2、及びＭｏＯ3のうちいずれか
一つと、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれか一
つとが順に積層されて形成されることもできる。
【００１６】図５及び図６を参照すると、ＲＩＥ（reac
tive ion etch）工程で上部電極層１１４が乾式エッチ
ングされてキャパシタ上部電極が形成され、第２強誘電
体膜１１３の上部表面が露出される。次に、第２強誘電
体膜１１３がフォトエッチング工程でエッチングされ、
エッチング工程で発生されたエッチング損傷を取り除く
ため、酸素雰囲気で約４５０℃以上の温度で進められる
熱処理工程が遂行される。その後、よく知られたフォト
エッチング工程で下部電極１１０と接合層１０８が順に
エッチングされ、上部電極１１４及び強誘電体膜１１２
と下部電極１１０の一部がオーバーラップ（overlap）
されるキャパシタが形成される。
tive ion etch）工程で上部電極層１１４が乾式エッチ
ングされてキャパシタ上部電極が形成され、第２強誘電
体膜１１３の上部表面が露出される。次に、第２強誘電
体膜１１３がフォトエッチング工程でエッチングされ、
エッチング工程で発生されたエッチング損傷を取り除く
ため、酸素雰囲気で約４５０℃以上の温度で進められる
熱処理工程が遂行される。その後、よく知られたフォト
エッチング工程で下部電極１１０と接合層１０８が順に
エッチングされ、上部電極１１４及び強誘電体膜１１２
と下部電極１１０の一部がオーバーラップ（overlap）
されるキャパシタが形成される。
【００１７】次に、キャパシタを含んで第１絶縁膜１０
６上に物質層１１６が形成される。物質層１１６は、約
５００オングストローム−１０００オングストローム範
囲内の厚さを有するＴｉＯ2で形成され、物質の拡散を
防止することもでき、物質層がＴｉ成分をＺｒより多く
含むＰＺＴ膜やＰｂＴｉＯ3で形成され、強誘電体膜か
らＴｉ成分が減少することを防止できる。本実施の形態
では物質層１１６がＴｉＯ2膜で形成される。物質層が
ＴｉＯ2膜で形成され、ＴｉＯ2膜の拡散防止膜としての
特性を強化するための熱処理工程が遂行される。熱処理
工程は酸素雰囲気で約６５０℃以上の温度で遂行され
る。次に、フォトエッチング工程で物質層１１６がエッ
チングされ、図６のような結果物が形成される。
６上に物質層１１６が形成される。物質層１１６は、約
５００オングストローム−１０００オングストローム範
囲内の厚さを有するＴｉＯ2で形成され、物質の拡散を
防止することもでき、物質層がＴｉ成分をＺｒより多く
含むＰＺＴ膜やＰｂＴｉＯ3で形成され、強誘電体膜か
らＴｉ成分が減少することを防止できる。本実施の形態
では物質層１１６がＴｉＯ2膜で形成される。物質層が
ＴｉＯ2膜で形成され、ＴｉＯ2膜の拡散防止膜としての
特性を強化するための熱処理工程が遂行される。熱処理
工程は酸素雰囲気で約６５０℃以上の温度で遂行され
る。次に、フォトエッチング工程で物質層１１６がエッ
チングされ、図６のような結果物が形成される。
【００１８】図７及び図８を参照すると、図６のような
結果物と第１絶縁膜１０６上に第２絶縁膜１１８が形成
される。第２絶縁膜１１８はよく知られたＣＶＤ膜で形
成される。第２絶縁膜１１８と物質層１１６が部分的に
エッチングされ、キャパシタ下部電極１１０を露出させ
る第１オープニングと第２絶縁膜と第１絶縁膜が順にエ
ッチングされ、ゲート両側のソース／ドレーン領域が露
出される第２オープニングが形成される。第１金属配線
層の形成のため、第１オープニングと第２オープニング
を含んで第２絶縁膜上にＴｉ、第１ＴｉＮ、Ａｌ、そし
て第２ＴｉＮ順で形成される。この場合、Ｔｉは約３０
０オングストロームの厚さ、第１ＴｉＮは約９００オン
グストロームの厚さ、Ａｌは約６０００オングストロー
ムの厚さ、そして、第２ＴｉＮは２５０オングストロー
ムの厚さを有するように形成される。Ｔｉ、第１Ｔｉ
Ｎ、Ａｌ、そして、第２ＴｉＮがよく知られたフォトエ
ッチング工程でエッチングされ、図８のような結果物
の、その第１金属配線１２０が形成される。
結果物と第１絶縁膜１０６上に第２絶縁膜１１８が形成
される。第２絶縁膜１１８はよく知られたＣＶＤ膜で形
成される。第２絶縁膜１１８と物質層１１６が部分的に
エッチングされ、キャパシタ下部電極１１０を露出させ
る第１オープニングと第２絶縁膜と第１絶縁膜が順にエ
ッチングされ、ゲート両側のソース／ドレーン領域が露
出される第２オープニングが形成される。第１金属配線
層の形成のため、第１オープニングと第２オープニング
を含んで第２絶縁膜上にＴｉ、第１ＴｉＮ、Ａｌ、そし
て第２ＴｉＮ順で形成される。この場合、Ｔｉは約３０
０オングストロームの厚さ、第１ＴｉＮは約９００オン
グストロームの厚さ、Ａｌは約６０００オングストロー
ムの厚さ、そして、第２ＴｉＮは２５０オングストロー
ムの厚さを有するように形成される。Ｔｉ、第１Ｔｉ
Ｎ、Ａｌ、そして、第２ＴｉＮがよく知られたフォトエ
ッチング工程でエッチングされ、図８のような結果物
の、その第１金属配線１２０が形成される。
【００１９】図９を参照すると、第１金属配線１２０を
含んで第２絶縁膜１１８上に第３絶縁膜１２４が形成さ
れる。第３絶縁膜１２４は、まずＣＶＤ工程によるＥＣ
Ｒタイプの酸化膜を約６５００オングストローム形成
し、ＥＣＲタイプの酸化膜がＲＩＥ方式のエッチバック
工程で平坦化エッチングされる。そして約６５００オン
グストローム程度のＥＣＲタイプの酸化膜を追加で形成
して形成される。この場合、追加で形成されるＥＣＲタ
イプの酸化膜はＴＥＯＳベースＣＶＤ膜で置き換えられ
て形成できる。
含んで第２絶縁膜１１８上に第３絶縁膜１２４が形成さ
れる。第３絶縁膜１２４は、まずＣＶＤ工程によるＥＣ
Ｒタイプの酸化膜を約６５００オングストローム形成
し、ＥＣＲタイプの酸化膜がＲＩＥ方式のエッチバック
工程で平坦化エッチングされる。そして約６５００オン
グストローム程度のＥＣＲタイプの酸化膜を追加で形成
して形成される。この場合、追加で形成されるＥＣＲタ
イプの酸化膜はＴＥＯＳベースＣＶＤ膜で置き換えられ
て形成できる。
【００２０】第３絶縁膜１２４が部分的にエッチングさ
れてキャパシタの上部電極１１４、そして周辺（periph
eral）及びコア（core）回路領域の第１金属配線（図示
せず）が露出されるように第３オープニングが形成され
る。続いて、第１金属配線層１２０とソース／ドレーン
領域を接触させるＴｉを活性化させ、第３オープニング
を形成するためのエッチング工程で生じたエッチング損
傷を取り除くための熱処理工程が遂行される。熱処理工
程は窒素雰囲気で約４５０℃以上の温度で遂行される。
次に、第３オープニングを含んで第３絶縁膜１２４上に
第２金属配線層１２６が形成される。第２金属配線層１
２６はＡｌとＴｉＮが順に積層されて形成される。この
場合、Ａｌは約６０００オングストロームの厚さで形成
され、ＴｉＮは約２５０オングストロームの厚さを有す
るように形成される。続いてよく知られたフォトエッチ
ング工程で第２金属配線層１２６がエッチングされて第
２金属配線１２６が形成される。
れてキャパシタの上部電極１１４、そして周辺（periph
eral）及びコア（core）回路領域の第１金属配線（図示
せず）が露出されるように第３オープニングが形成され
る。続いて、第１金属配線層１２０とソース／ドレーン
領域を接触させるＴｉを活性化させ、第３オープニング
を形成するためのエッチング工程で生じたエッチング損
傷を取り除くための熱処理工程が遂行される。熱処理工
程は窒素雰囲気で約４５０℃以上の温度で遂行される。
次に、第３オープニングを含んで第３絶縁膜１２４上に
第２金属配線層１２６が形成される。第２金属配線層１
２６はＡｌとＴｉＮが順に積層されて形成される。この
場合、Ａｌは約６０００オングストロームの厚さで形成
され、ＴｉＮは約２５０オングストロームの厚さを有す
るように形成される。続いてよく知られたフォトエッチ
ング工程で第２金属配線層１２６がエッチングされて第
２金属配線１２６が形成される。
【００２１】再び、図９を参照すると、本発明によるキ
ャパシタは、半導体基板１００上に第１絶縁膜１０６が
形成されており、第１絶縁膜１０６上に接合層１０８を
間に置いてキャパシタ下部電極１１０が形成されてい
る。接合層１０８は、第１絶縁膜１０６と下部電極１１
０の接合強化及び物質の拡散を防止するためである。接
合層１０８はＴｉＯ2で形成されている。下部電極１１
０は白金で形成されてＩｒ、Ｒｈ及びＲｕなどの金属膜
で形成されることもでき、ＩｒＯ2、ＩＴＯ、ＲｈＯ2、
ＲｕＯ2、及びＭｏＯ3のうちいずれか一つとＰｔ、Ｉ
ｒ、Ｒｈ、及びＲｕのうちいずれか一つとが順に積層さ
れて形成されることもできる。
ャパシタは、半導体基板１００上に第１絶縁膜１０６が
形成されており、第１絶縁膜１０６上に接合層１０８を
間に置いてキャパシタ下部電極１１０が形成されてい
る。接合層１０８は、第１絶縁膜１０６と下部電極１１
０の接合強化及び物質の拡散を防止するためである。接
合層１０８はＴｉＯ2で形成されている。下部電極１１
０は白金で形成されてＩｒ、Ｒｈ及びＲｕなどの金属膜
で形成されることもでき、ＩｒＯ2、ＩＴＯ、ＲｈＯ2、
ＲｕＯ2、及びＭｏＯ3のうちいずれか一つとＰｔ、Ｉ
ｒ、Ｒｈ、及びＲｕのうちいずれか一つとが順に積層さ
れて形成されることもできる。
【００２２】キャパシタ下部電極１１０上に第１強誘電
体膜１１２と第２強誘電体膜１１３が順に積層されて構
成された多層誘電膜が形成されている。第１強誘電体膜
１１２は約２５００オングストロームの厚さを有するＰ
ＺＴ膜で形成され、第２強誘電体膜１１３は約１０００
オングストロームの厚さを有し、Ｚｒに対するＴｉの組
成比が相対的にもっと大きいＰＺＴ及びＰｂＴｉＯ3の
うちいずれかで形成される。
体膜１１２と第２強誘電体膜１１３が順に積層されて構
成された多層誘電膜が形成されている。第１強誘電体膜
１１２は約２５００オングストロームの厚さを有するＰ
ＺＴ膜で形成され、第２強誘電体膜１１３は約１０００
オングストロームの厚さを有し、Ｚｒに対するＴｉの組
成比が相対的にもっと大きいＰＺＴ及びＰｂＴｉＯ3の
うちいずれかで形成される。
【００２３】多層誘電膜１１２，１１３上にキャパシタ
上部電極１１４が形成されており、キャパシタ上部電極
１１４の上部表面、多層誘電膜１１２，１１３の両側
壁、下部電極１１０の両側壁及び接合層１０８の両側壁
上にこれを構成している成分の拡散を防止するため、物
質層１１６が形成されている。上部電極１１４は、Ｉ
ｒ、Ｒｈ、及びＲｕなどの金属膜で形成されることもで
き、ＩｒＯ2、ＩＴＯ、ＲｈＯ2、ＲｕＯ2、及びＭｏＯ3
のうちいずれか一つと、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕの
うちいずれか一つとが順に積層されて形成されることも
できる。物質層１１６は、Ｚｒに対するＴｉの組成比が
相対的により大きいＰＺＴ及びＰｂＴｉＯ 3、そしてＴ
ｉＯ2のいずれか一つが順に積層されて形成される。
上部電極１１４が形成されており、キャパシタ上部電極
１１４の上部表面、多層誘電膜１１２，１１３の両側
壁、下部電極１１０の両側壁及び接合層１０８の両側壁
上にこれを構成している成分の拡散を防止するため、物
質層１１６が形成されている。上部電極１１４は、Ｉ
ｒ、Ｒｈ、及びＲｕなどの金属膜で形成されることもで
き、ＩｒＯ2、ＩＴＯ、ＲｈＯ2、ＲｕＯ2、及びＭｏＯ3
のうちいずれか一つと、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕの
うちいずれか一つとが順に積層されて形成されることも
できる。物質層１１６は、Ｚｒに対するＴｉの組成比が
相対的により大きいＰＺＴ及びＰｂＴｉＯ 3、そしてＴ
ｉＯ2のいずれか一つが順に積層されて形成される。
【００２４】物質層１１６と第１絶縁膜１０６上に第２
絶縁膜１１８が形成されており、第２絶縁膜１１８及び
物質層を貫いて下部電極１１０と半導体基板１００を電
気的に接続させる第１金属配線１２０が形成されてい
る。第１金属配線１２０と第２絶縁膜１１８上に第３絶
縁膜が形成されており、第３絶縁膜１２４及び物質層１
１６を貫いて上部電極１１４と電気的に接続される第２
金属配線１２６が形成されている。第１金属配線１２０
はＴｉ、ＴｉＮ、Ａｌ、そしてＴｉＮが順に積層されて
形成される。第２金属配線１２６はＡｌとＴｉＮが順に
積層されて形成される。
絶縁膜１１８が形成されており、第２絶縁膜１１８及び
物質層を貫いて下部電極１１０と半導体基板１００を電
気的に接続させる第１金属配線１２０が形成されてい
る。第１金属配線１２０と第２絶縁膜１１８上に第３絶
縁膜が形成されており、第３絶縁膜１２４及び物質層１
１６を貫いて上部電極１１４と電気的に接続される第２
金属配線１２６が形成されている。第１金属配線１２０
はＴｉ、ＴｉＮ、Ａｌ、そしてＴｉＮが順に積層されて
形成される。第２金属配線１２６はＡｌとＴｉＮが順に
積層されて形成される。
【００２５】
【発明の効果】本発明は、従来、強誘電体膜であるＰＺ
Ｔ膜をキャパシタの誘電膜として用いる場合、製造工程
上の特性と強誘電体膜の特性により、ＰＺＴ膜を構成す
る成分の構成比が各部位別に不均一になる。これによっ
て、ＰＺＴ膜の結晶性が低下されてキャパシタの性能が
悪くなる問題点を解決したものとして、強誘電体膜の各
部位別成分比を均一に維持でき、強誘電体膜の結晶性を
向上でき、これにより、強誘電体膜の誘電特性を向上で
きる効果がある。
Ｔ膜をキャパシタの誘電膜として用いる場合、製造工程
上の特性と強誘電体膜の特性により、ＰＺＴ膜を構成す
る成分の構成比が各部位別に不均一になる。これによっ
て、ＰＺＴ膜の結晶性が低下されてキャパシタの性能が
悪くなる問題点を解決したものとして、強誘電体膜の各
部位別成分比を均一に維持でき、強誘電体膜の結晶性を
向上でき、これにより、強誘電体膜の誘電特性を向上で
きる効果がある。
【図１】 従来の強誘電体物質内にて各部位における陽
イオン濃度比を示すグラフである。
イオン濃度比を示すグラフである。
【図２】 強誘電体物質内にて各部位における陽イオン
濃度比の相対比を示すグラフである。
濃度比の相対比を示すグラフである。
【図３】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第一の段階を示す図で
ある。
階的に説明する断面図であって、第一の段階を示す図で
ある。
【図４】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第二の段階を示す図で
ある。
階的に説明する断面図であって、第二の段階を示す図で
ある。
【図５】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第三の段階を示す図で
ある。
階的に説明する断面図であって、第三の段階を示す図で
ある。
【図６】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第四の段階を示す図で
ある。
階的に説明する断面図であって、第四の段階を示す図で
ある。
【図７】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第五の段階を示す図で
ある。
階的に説明する断面図であって、第五の段階を示す図で
ある。
【図８】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第六の段階を示す図で
ある。
階的に説明する断面図であって、第六の段階を示す図で
ある。
【図９】 本発明によるキャパシタの製造方法を順次段
階的に説明する断面図であって、第七の段階を示す図で
ある。
階的に説明する断面図であって、第七の段階を示す図で
ある。
１００ 半導体基板 １０２ 素子隔離領域 １０４ ゲート １０６ 層間絶縁膜 １０８ 接合層 １１０ 下部電極 １１２ 多層誘電膜 １１３ 多層誘電膜 １１４ 上部電極 １１６ 物質層 １１８ 絶縁膜 １２０ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (17)
- 【請求項１】 半導体基板上に形成された第１絶縁膜上
に、キャパシタ下部電極、上部領域にＺｒ成分より相対
的にＴｉ成分をより多く含む多層誘電膜、及びキャパシ
タ上部電極を順に形成してキャパシタを形成する段階
と、 前記キャパシタを構成する物質が拡散されることを防止
する物質層を、前記キャパシタを包むように該キャパシ
タ上に形成する段階と、を含むことを特徴とするキャパ
シタの製造方法。 - 【請求項２】 前記下部電極は、Ｐｔ、Ｉｒ、Ｒｈ、及
びＲｕのうちいずれか一つで形成されることを特徴とす
る請求項１に記載のキャパシタの製造方法。 - 【請求項３】 前記下部電極は、ＩｒＯ2膜、ＩＴＯ
膜、ＲｈＯ2膜、ＲｕＯ 2膜、及びＭｏＯ3膜のうちいず
れか一膜と、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれ
か一膜が順に積層された多層膜で形成されることを特徴
とする請求項１に記載のキャパシタの製造方法。 - 【請求項４】 前記多層誘電膜は、第１強誘電体膜とＺ
ｒ成分より相対的にＴｉ成分をより多く含む第２強誘電
体膜とが順に積層されて形成されることを特徴とする請
求項１に記載のキャパシタの製造方法。 - 【請求項５】 前記第１強誘電体膜は、ＰＺＴで形成さ
れることを特徴とする請求項４に記載のキャパシタの製
造方法。 - 【請求項６】 前記第１強誘電体膜は、約２５００オン
グストロームの厚さを有するように形成されることを特
徴とする請求項４に記載のキャパシタの製造方法。 - 【請求項７】 前記第２強誘電体膜は、Ｚｒ成分より相
対的にＴｉ成分をより多く含むＰＺＴ及びＰｂＴｉＯ3
のいずれかで形成されることを特徴とする請求項４に記
載のキャパシタの製造方法。 - 【請求項８】 前記第２強誘電体膜は、約１０００オン
グストロームの厚さを有するように形成されることを特
徴とする請求項４に記載のキャパシタの製造方法。 - 【請求項９】 前記上部電極は、Ｐｔ、Ｉｒ、Ｒｈ、及
びＲｕのうちいずれか一つで形成されることを特徴とす
る請求項１に記載のキャパシタの製造方法。 - 【請求項１０】 前記上部電極は、ＩｒＯ2、ＩＴＯ、
ＲｈＯ2、ＲｕＯ2、及びＭｏＯ3のうちいずれか一つ
と、Ｐｔ、Ｉｒ、Ｒｈ、及びＲｕのうちいずれか一つが
順に積層された多層膜で形成されることを特徴とする請
求項１に記載のキャパシタの製造方法。 - 【請求項１１】 前記物質層は、Ｔｉ成分をＺｒ成分よ
り相対的に多く含むＰＺＴ及びＰｂＴｉＯ3、及びＴｉ
Ｏ2のいずれかで形成されることを特徴とする請求項１
に記載のキャパシタの製造方法。 - 【請求項１２】 半導体基板上に第１絶縁膜を間に介在
させて形成されたキャパシタ下部電極と、 前記下部電極上にＺｒ成分より相対的にＴｉ成分をより
多く有する上部層を含んで形成された多層誘電膜と、 前記多層誘電膜に形成されたキャパシタ上部電極と、 前記キャパシタ下部電極、多層誘電膜、及びキャパシタ
上部電極を構成する成分の拡散を防止するため、その側
壁と前記キャパシタ上部電極上に形成された物質層を含
むことを特徴とするキャパシタ。 - 【請求項１３】 前記多層誘電膜は、第１強誘電体膜と
Ｚｒ成分より相対的にＴｉ成分をより多く含む第２強誘
電体膜が順に積層されて形成されることを特徴とする請
求項１２に記載のキャパシタの製造方法。 - 【請求項１４】 前記第１強誘電体膜は、ＰＺＴで形成
されることを特徴とする請求項１３に記載のキャパシタ
の製造方法。 - 【請求項１５】 前記第１強誘電体膜は、約２５００オ
ングストロームの厚さを有するように形成されることを
特徴とする請求項１３に記載のキャパシタの製造方法。 - 【請求項１６】 前記第２強誘電体膜は、Ｚｒ成分より
相対的にＴｉ成分をより多く含むＰＺＴ及びＰｂＴｉＯ
3のいずれかで形成されることを特徴とする請求項１３
に記載のキャパシタの製造方法。 - 【請求項１７】 前記第２強誘電体膜は、約１０００オ
ングストロームの厚さを有するように形成されることを
特徴とする請求項１３に記載のキャパシタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980027297A KR100292819B1 (ko) | 1998-07-07 | 1998-07-07 | 커패시터및그의제조방법 |
| KR199827297 | 1998-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036571A true JP2000036571A (ja) | 2000-02-02 |
Family
ID=19543350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11192320A Pending JP2000036571A (ja) | 1998-07-07 | 1999-07-06 | キャパシタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6337496B2 (ja) |
| JP (1) | JP2000036571A (ja) |
| KR (1) | KR100292819B1 (ja) |
| DE (1) | DE19928280B4 (ja) |
| TW (1) | TW415076B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343791A (ja) * | 2001-05-18 | 2002-11-29 | Sharp Corp | 誘電体薄膜の製造方法並びに強誘電体装置 |
| US7271484B2 (en) | 2003-09-25 | 2007-09-18 | Infineon Technologies Ag | Substrate for producing a soldering connection |
| JP2013168494A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| WO2015030064A1 (ja) * | 2013-08-27 | 2015-03-05 | 三菱マテリアル株式会社 | ＰＮｂＺＴ薄膜の製造方法 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
| WO2001018830A1 (de) * | 1999-09-06 | 2001-03-15 | Forschungszentrum Jülich GmbH | Dünnschichtkondensator |
| JP2003510839A (ja) * | 1999-09-28 | 2003-03-18 | シメトリックス・コーポレーション | バリア層を有する集積回路およびその製造方法 |
| JP3276351B2 (ja) * | 1999-12-13 | 2002-04-22 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6558517B2 (en) * | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
| JP3627640B2 (ja) | 2000-09-22 | 2005-03-09 | 松下電器産業株式会社 | 半導体メモリ素子 |
| JP3839239B2 (ja) * | 2000-10-05 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2002075780A2 (en) * | 2001-03-21 | 2002-09-26 | Koninklijke Philips Electronics N.V. | Electronic device having dielectric material of high dielectric constant |
| US6900498B2 (en) * | 2001-05-08 | 2005-05-31 | Advanced Technology Materials, Inc. | Barrier structures for integration of high K oxides with Cu and Al electrodes |
| US6507060B2 (en) * | 2001-05-23 | 2003-01-14 | Winbond Electronics Corp. | Silicon-based PT/PZT/PT sandwich structure and method for manufacturing the same |
| US6730951B2 (en) * | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| US6838122B2 (en) | 2001-07-13 | 2005-01-04 | Micron Technology, Inc. | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers |
| US20030017266A1 (en) * | 2001-07-13 | 2003-01-23 | Cem Basceri | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer |
| US7011978B2 (en) * | 2001-08-17 | 2006-03-14 | Micron Technology, Inc. | Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions |
| JP2003152165A (ja) * | 2001-11-15 | 2003-05-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US20030197215A1 (en) * | 2002-02-05 | 2003-10-23 | International Business Machines Corporation | A dual stacked metal-insulator-metal capacitor and method for making same |
| JP3847645B2 (ja) * | 2002-03-20 | 2006-11-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6734526B1 (en) * | 2002-10-16 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Oxidation resistant microelectronics capacitor structure with L shaped isolation spacer |
| KR100615600B1 (ko) * | 2004-08-09 | 2006-08-25 | 삼성전자주식회사 | 고집적 자기램 소자 및 그 제조방법 |
| US6952364B2 (en) * | 2003-03-03 | 2005-10-04 | Samsung Electronics Co., Ltd. | Magnetic tunnel junction structures and methods of fabrication |
| JP2004303908A (ja) * | 2003-03-31 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4522088B2 (ja) * | 2003-12-22 | 2010-08-11 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| KR100549002B1 (ko) * | 2004-02-04 | 2006-02-02 | 삼성전자주식회사 | 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
| EP1742269B1 (en) * | 2004-04-28 | 2016-07-20 | Fujitsu Limited | Semiconductor device and production method therefor |
| JP4243853B2 (ja) * | 2004-06-08 | 2009-03-25 | セイコーエプソン株式会社 | 強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法 |
| JP4904671B2 (ja) * | 2004-06-24 | 2012-03-28 | 日本電気株式会社 | 半導体装置、その製造方法及び電子機器 |
| KR100593141B1 (ko) * | 2004-10-01 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| KR100809321B1 (ko) * | 2005-02-01 | 2008-03-05 | 삼성전자주식회사 | 다중 ｍｉｍ 캐패시터 및 이의 제조 방법 |
| JP2006261443A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP5136052B2 (ja) * | 2005-06-02 | 2013-02-06 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7304339B2 (en) * | 2005-09-22 | 2007-12-04 | Agile Rf, Inc. | Passivation structure for ferroelectric thin-film devices |
| US7728377B2 (en) * | 2005-09-23 | 2010-06-01 | Agile Rf, Inc. | Varactor design using area to perimeter ratio for improved tuning range |
| JP4797717B2 (ja) * | 2006-03-14 | 2011-10-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置、強誘電体メモリ装置の製造方法 |
| JP2009117768A (ja) * | 2007-11-09 | 2009-05-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009290027A (ja) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | 半導体装置およびその製造方法、および光変調装置およびその製造方法 |
| WO2012036103A1 (en) * | 2010-09-15 | 2012-03-22 | Ricoh Company, Ltd. | Electromechanical transducing device and manufacturing method thereof, and liquid droplet discharging head and liquid droplet discharging apparatus |
| US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
| US9472560B2 (en) | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9305929B1 (en) * | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
| US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
| US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
| TWI746455B (zh) * | 2016-08-08 | 2021-11-21 | 聯華電子股份有限公司 | 電容元件及其製作方法 |
| CN106531442B (zh) * | 2016-10-18 | 2018-08-14 | 华南师范大学 | 一种反铁电-顺电材料耦合的电容器电介质及其制备方法 |
| US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330365A (ja) * | 1986-07-23 | 1988-02-09 | 新日本製鐵株式会社 | Ｐｌｚｔ透光性セラミツクスの製造法 |
| US5434102A (en) * | 1991-02-25 | 1995-07-18 | Symetrix Corporation | Process for fabricating layered superlattice materials and making electronic devices including same |
| EP0516031A1 (en) * | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| US5431958A (en) * | 1992-03-09 | 1995-07-11 | Sharp Kabushiki Kaisha | Metalorganic chemical vapor deposition of ferroelectric thin films |
| JPH0799252A (ja) * | 1993-06-22 | 1995-04-11 | Sharp Corp | 強誘電体膜の製造方法及びそれを用いた半導体装置 |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| JP3989027B2 (ja) * | 1994-07-12 | 2007-10-10 | テキサス インスツルメンツ インコーポレイテツド | キャパシタ及びその製造方法 |
| US5965942A (en) * | 1994-09-28 | 1999-10-12 | Sharp Kabushiki Kaisha | Semiconductor memory device with amorphous diffusion barrier between capacitor and plug |
| US5541807A (en) * | 1995-03-17 | 1996-07-30 | Evans, Jr.; Joseph T. | Ferroelectric based capacitor for use in memory systems and method for fabricating the same |
| KR100360468B1 (ko) * | 1995-03-20 | 2003-01-24 | 삼성전자 주식회사 | 강유전성박막제조방법및이를적용한캐패시터및그제조방법 |
| US5739049A (en) * | 1995-08-21 | 1998-04-14 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate |
| JP3417167B2 (ja) * | 1995-09-29 | 2003-06-16 | ソニー株式会社 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| JP3258899B2 (ja) * | 1996-03-19 | 2002-02-18 | シャープ株式会社 | 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法 |
| JPH10173140A (ja) * | 1996-12-11 | 1998-06-26 | Texas Instr Japan Ltd | 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法 |
| US6080499A (en) * | 1997-07-18 | 2000-06-27 | Ramtron International Corporation | Multi-layer approach for optimizing ferroelectric film performance |
| KR100268453B1 (ko) * | 1998-03-30 | 2000-11-01 | 윤종용 | 반도체 장치 및 그것의 제조 방법 |
| KR100279297B1 (ko) * | 1998-06-20 | 2001-02-01 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
-
1998
- 1998-07-07 KR KR1019980027297A patent/KR100292819B1/ko not_active IP Right Cessation
-
1999
- 1999-04-29 TW TW088106919A patent/TW415076B/zh not_active IP Right Cessation
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- 1999-07-06 JP JP11192320A patent/JP2000036571A/ja active Pending
- 1999-07-07 US US09/348,296 patent/US6337496B2/en not_active Expired - Lifetime
-
2001
- 2001-12-05 US US10/001,829 patent/US6555428B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343791A (ja) * | 2001-05-18 | 2002-11-29 | Sharp Corp | 誘電体薄膜の製造方法並びに強誘電体装置 |
| US7271484B2 (en) | 2003-09-25 | 2007-09-18 | Infineon Technologies Ag | Substrate for producing a soldering connection |
| JP2013168494A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| WO2015030064A1 (ja) * | 2013-08-27 | 2015-03-05 | 三菱マテリアル株式会社 | ＰＮｂＺＴ薄膜の製造方法 |
| JP2015065430A (ja) * | 2013-08-27 | 2015-04-09 | 三菱マテリアル株式会社 | ＰＮｂＺＴ薄膜の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19928280B4 (de) | 2007-12-27 |
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