JP4214553B2 - 誘電体キャパシタおよび不揮発性メモリ - Google Patents
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Description
【発明の属する技術分野】
この発明は、誘電体キャパシタおよび不揮発性メモリに関する。
【0002】
【従来の技術】
強誘電体メモリは、強誘電体膜の高速な分極反転とその残留分極とを利用する高速書き換え可能な不揮発性メモリである。図6に従来の強誘電体メモリの一例を示す。
【0003】
図6に示すように、この従来の強誘電体メモリにおいては、p型Si基板101の表面にフィールド絶縁膜102が選択的に設けられ、これによって素子分離が行われている。このフィールド絶縁膜102に囲まれた部分における活性領域の表面にはゲート絶縁膜103が設けられている。符号WLはワード線を示す。このワード線WLの両側の部分におけるp型Si基板101中にはn+ 型のソース領域104およびドレイン領域105が設けられている。これらのワード線WL、ソース領域104およびドレイン領域105によりトランジスタQが構成されている。
【0004】
符号106は層間絶縁膜を示す。フィールド絶縁膜102の上方の部分における層間絶縁膜106上には、接合層としての例えば膜厚30nm程度のTi膜107を介して、下部電極としての例えば膜厚200nm程度のPt膜108、例えば膜厚200nm程度のPb(Zr,Ti)O3 (PZT)膜やSrBi2 Ta2 O9 (SBT)膜などの強誘電体膜109および上部電極としての例えば膜厚200nm程度のPt膜110が順次積層され、これらのPt膜108、強誘電体膜109およびPt膜110によりキャパシタCが構成されている。トランジスタQとこのキャパシタCとにより、1個のメモリセルが構成されている。
【0005】
符号111は層間絶縁膜を示す。ソース領域104の上の部分における層間絶縁膜106および層間絶縁膜111にはコンタクトホール112が設けられている。また、Pt膜108の一端部の上の部分における層間絶縁膜111にはコンタクトホール113が設けられている。さらに、Pt膜110の上の部分における層間絶縁膜111にはコンタクトホール114が設けられている。そして、コンタクトホール112およびコンタクトホール113を通じて、トランジスタQのソース領域104とキャパシタCの下部電極であるPt膜108とが配線115により接続されている。また、コンタクトホール114を通じて、キャパシタCの上部電極であるPt膜110に配線116が接続されている。符号117はパッシベーション膜を示す。
【0006】
この図6に示す従来の強誘電体メモリにおいては、トランジスタQとキャパシタCとが横方向(基板面に平行な方向)に並べて配置しているが、強誘電体メモリの情報記録密度を増加させるためには、トランジスタQとキャパシタCとを縦方向(基板面に垂直な方向)に並べて配置した構造とする必要がある。その一例を図7に示す。ここで、図7においては、図6と同一の部分には同一の符号を付す。
【0007】
図7において、符号WL1〜WL4はワード線、118は層間絶縁膜を示す。ドレイン領域105の上の部分における層間絶縁膜118にはコンタクトホール119が設けられ、このコンタクトホール119を通じてビット線BLがトランジスタQのドレイン領域105に接続されている。符号120、121は層間絶縁膜を示す。ソース領域104の上の部分における層間絶縁膜121にはコンタクトホール122が設けられ、このコンタクトホール122内に多結晶Siプラグ123が埋め込まれている。そして、この多結晶Siプラグ123を介して、トランジスタQのソース領域104とキャパシタCの下部電極であるPt膜108とが電気的に接続されている。
【0008】
さて、強誘電体膜109を形成する際には通常、その結晶化のために600〜800℃の高温において酸化雰囲気中で熱処理を行う必要があるが、このとき、多結晶Siプラグ123のSiがキャパシタCの下部電極であるPt膜108に熱拡散し、そのSiがPt膜108の上層で酸化されることによりこのPt膜108の導電性が失われたり、Siがさらに強誘電体膜109に拡散し、キャパシタCの特性を著しく劣化させてしまうという問題がある。
【0009】
強誘電体膜109の材料がPZTである場合、その焼成温度は600℃程度であるため、Siの拡散防止層としてTiNなどの窒化物系の膜を使用することができるとの報告がある(応用物理学会講演予稿集、1995年春、30p−D−20、30p−D−10)。しかしながら、窒化物系の膜は、高温、酸化雰囲気中の熱処理で酸化され、導電性を失うことから、強誘電体膜109の強誘電体特性をより改善するために、熱処理の雰囲気に十分な酸素を導入し、より高温で熱処理を施した場合には、酸化による表面荒れや電気抵抗の上昇が起きてしまうという問題がある。
【0010】
一方、強誘電体膜109の材料として、PZTより疲労特性に優れるとされるSBTを用いる場合には、良好な強誘電体特性を得るための熱処理温度は800℃程度とPZTに比べてさらに高温となる。したがって、強誘電体109の材料にSBTを用いた場合には、上述の窒化物系の膜からなる拡散防止層では耐熱性が完全に不足し、使用不可能である。
【0011】
これまで、強誘電体膜109の材料としてSBTを用いたスタック型のキャパシタの構造は報告されておらず、このようなキャパシタを用いた高集積の不揮発性メモリの実現は困難であるとされていた。
【0012】
また、以上と同様な問題は、多結晶Siプラグの代わりにWプラグを用いる場合においても起こり得るものである。
【0013】
一方、従来、最小加工寸法が0.50〜0.35μmの多層配線構造の超高集積半導体集積回路装置の一例として図8に示すようなものがある(例えば、日経マイクロデバイス、1994年7月号、pp.50−57および日経マイクロデバイス、1995年9月号、pp.70−77)。
【0014】
図8に示すように、この従来の半導体集積回路装置においては、n型Si基板201中にpウエル202およびnウエル203が設けられている。素子分離領域となる部分のn型Si基板201の表面にはリセス204が設けられ、このリセス204内にSiO2 膜からなるフィールド絶縁膜205が埋め込まれている。このフィールド絶縁膜205に囲まれた活性領域の表面にはSiO2 膜からなるゲート絶縁膜206が設けられている。符号207は不純物がドープされた多結晶Si膜、208はWSix 膜のような金属シリサイド膜を示す。これらの多結晶Si膜207および金属シリサイド膜208により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Si膜207および金属シリサイド膜208の側壁にはSiO2 からなるサイドウォールスペーサ209が設けられている。nウエル203中には、多結晶Si膜207および金属シリサイド膜208からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるp+ 型の拡散層210、211が設けられている。これらのゲート電極および拡散層210、211によりpチャネルMOSトランジスタが形成されている。同様に、pウエル202にはnチャネルMOSトランジスタが形成されている。符号212、213はこのnチャネルMOSトランジスタのソース領域またはドレイン領域として用いられるn+ 型の拡散層を示す。
【0015】
これらのpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを覆うように層間絶縁膜214が設けられている。この層間絶縁膜214には、pチャネルMOSトランジスタの拡散層211に対応する部分およびフィールド絶縁膜205上のゲート電極に対応する部分にそれぞれ接続孔215、216が設けられている。これらの接続孔215、216の内部にはTi膜217およびTiN膜218を介してWプラグ219が埋め込まれている。
【0016】
接続孔215、216の上には、Ti膜220およびTiN膜221を介してAl−Cu合金配線222が設けられ、その上にTiN膜223が設けられている。符号224は層間絶縁膜を示す。この層間絶縁膜224には、Al−Cu合金配線222に対応する部分に接続孔225、226が設けられている。これらの接続孔225、226の内部にはTi膜227およびTiN膜228を介してWプラグ229が埋め込まれている。
【0017】
さらに、接続孔225、226の上には、Ti膜230およびTiN膜231を介してAl−Cu合金配線232が設けられ、その上にTiN膜233が設けられている。
【0018】
この図8に示す半導体集積回路装置において、接続孔215の部分の拡散層211上に設けられているTi膜217(膜厚は通常5〜50nm)は、主に、Wプラグ219の拡散層211との良好な電気的接続を得るため、および、下地に対する密着性を向上させるために用いられている。これは、拡散層211の表面は化学的に活性であるため、水分や大気にさらされると、ごく短時間(2〜3分未満と考えられる)のうちに表面に膜厚0.5〜5nmの薄いSiOx 膜が形成され、拡散層211との電気的接続および密着性が悪化するからである。これに対して、拡散層211上にTi膜217が設けられている場合には、このTi膜217と拡散層211の表面に形成されたSiOx 膜とが化学反応を起こす結果、電気的接続性と機械的密着性とを改善することができる。
【0019】
しかしながら、拡散層211上にTi膜217を介してWプラグ219(膜厚は通常50〜700nm)が形成されると、このWプラグ219の形成時の熱処理(通常300〜500℃)あるいはその後工程で行われる熱処理(通常350〜450℃)により拡散層211のSiとWプラグ219とが化学反応を起こしてWSix が形成される。このとき、物質の移動(主に拡散層211からSiがWプラグ219中に移動)が発生することにより、拡散層211とWプラグ219との間にすき間が形成され、良好な電気的接続が失われる問題が生じている。そこで、この拡散層211とWプラグ219との化学反応を防止するため、Ti膜217とWプラグ219との間にTiN膜218(膜厚は通常5〜50nm)が設けられている。このため、このTiN膜218はバリアメタルと呼ばれている。なお、バリアメタルとしては、このTiN膜のほかにTiON膜もある。
【0020】
次に、Wプラグ219上に設けられているTi膜220は、Wプラグ219とAl−Cu合金配線222との良好な電気的接続および機械的接続を行うために用いられている。また、このTi膜220上のTiN膜221は、Wプラグ219とAl−Cu合金配線222との間の物質の移動および化学反応を抑制するために用いられている。接続孔225、226の部分におけるWプラグ229上に設けられているTi膜230およびTiN膜231も同様である。
【0021】
しかしながら、上述の半導体集積回路装置の製造において、Ti膜217およびTiN膜218を介してWプラグ219を形成した場合、後工程のプロセス温度の上限は、TiN膜218の耐熱温度以下に制限されてしまう。このTiN膜218の耐熱温度は、500℃(スパッタリング法により成膜した場合)〜650℃(CVD法により成膜した場合)程度であるため、このWプラグ219の形成後のプロセス温度や時間の自由度はほとんどないと言える。この問題は、Wプラグ219の代わりにSiプラグやAlプラグを用いた場合にも同様である。
【0022】
【発明が解決しようとする課題】
以上のように、図7に示す従来の強誘電体メモリのように、トランジスタQとキャパシタCとを縦方向に並べて配置し、キャパシタCの下部電極、すなわちPt膜108を多結晶Siプラグ123あるいはWプラグによりトランジスタQのソース領域104と接続する場合、キャパシタCの強誘電体膜109の材料として、高温の熱処理が必要なSBTなどを用いることは困難であった。
【0023】
また、図8に示すような従来の半導体集積回路装置においては、Wプラグ219を形成した後の工程のプロセス温度や時間の自由度がほとんどなかった。
【0024】
したがって、この発明の目的は、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をSiまたはWからなるプラグによりトランジスタの拡散層と接続する場合、そのプラグからのSiまたはWの下部電極への拡散を防止するための拡散防止層、場合によっては下部電極の材料として用いて好適な電子材料、その製造方法、そのような拡散防止層を有することにより誘電体キャパシタの誘電体膜の材料としてPZTはもちろん、高温の熱処理が必要なSBTなどをも用いることができる誘電体キャパシタおよびそのような誘電体キャパシタを用いた不揮発性メモリを提供することにある。
【0026】
【課題を解決するための手段】
本発明者は、従来技術が有する上述の課題を解決すべく、鋭意検討を行った。以下にその概要を説明する。
【0027】
多結晶SiプラグからPt膜などからなる下部電極へのSiの拡散を防止するためには、下部電極と多結晶Siプラグとの間に拡散防止層を設ければよい。この拡散防止層に要求されることは、Siの拡散を防止することができ、かつ、強誘電体膜の結晶化のために800℃程度の高温において酸化性雰囲気中で熱処理を行った後においても下部電極の導電性を確保することができることである。
【0028】
これに関しては、一般に、Pt、Ir、Ruなどの貴金属のみからなる膜ではSiの拡散を防止することはできない。また、IrO2 、RuO2 などの導電性貴金属酸化物を用いた場合には、熱処理中にそれらのIrO2 、RuO2 などから酸素が多結晶Siプラグ中へ拡散してこの多結晶Siプラグが酸化され、導電性が失われる。これは、酸素との結合力が貴金属よりもSiの方が強いことに起因している。さらに、TiNやTaNなどの導電性窒化物は、上述のように、耐熱性および耐酸化性に問題がある。
【0029】
本発明者は、このような状況に鑑み、鋭意検討を行った結果、Pt、Irなどの貴金属中に少量の遷移金属および酸素を導入して遷移金属酸化物含有貴金属膜を形成し、これを拡散防止層として下部電極と多結晶Siプラグとの間に設けることにより、多結晶Siプラグと下部電極との導通を確保しつつ、多結晶Siプラグから下部電極へのSiの拡散を防止することができることを見い出した。この遷移金属酸化物含有貴金属膜においては、導入された酸素により貴金属の自己拡散が抑制されているため、この遷移金属酸化物含有貴金属膜を通してのSiの拡散を防止することができる。また、酸素との結合力が強力な遷移金属が導入されているため、酸素が多結晶Siプラグ中へ拡散してこの多結晶Siプラグが酸化されるのを防止することができる。また、この遷移金属酸化物含有貴金属膜は、貴金属が主体であるため、導電性は十分に確保されている。
【0030】
さらに、本発明者による研究の結果、場合によっては、この遷移金属酸化物含有貴金属膜のみにより下部電極を構成し、Ptなどの貴金属を用いないでも実用上問題が生じないこともあることも見い出した。
【0031】
この遷移金属酸化物含有貴金属膜は、貴金属に酸素との結合力が強い遷移金属を導入し、これを酸素(O2 )または水蒸気(H2 O)を導入しながらスパッタリング法により成膜することにより容易に形成することができる。あるいは、貴金属ターゲット上に遷移金属チップを置き、スパッタリング法により成膜することもできる。
【0032】
この遷移金属酸化物含有貴金属膜の一例として、Ir80Hf4 O16膜(組成は原子%)のX線回折の結果を、図1に示す。ここで、図1Aは成膜直後のもの、図1Bは800℃で熱処理を行った後のものである。
【0033】
図1Aより、成膜直後では結晶粒径が10nm以下の微結晶になっており、IrO2 などの酸化イリジウムはほとんど見られない。また、図1Bより、結晶粒はやや大きくなっているが、依然として結晶粒径が15nm程度の微結晶状態を保っており、このIr80Hf4 O16膜が熱的に安定であることを示している。IrO2 などの酸化イリジウムなどによるピークはほとんど見られない。
【0034】
ここで、特開平7−245237号公報においては、誘電体キャパシタの下部電極の材料として酸化イリジウムを用いることが開示されているが、このIr80Hf4 O16膜においては、IrとOとを含むものの、これ以外にHfを含むことにより、IrO2 などの酸化イリジウムとはなっておらず、結晶構造は金属イリジウムのものになっている。すなわち、このIr80Hf4 O16膜は、特開平7−245237号公報に記載されているものとは大きく異なる材料であることは明白である。
【0035】
また、本発明者の検討によれば、この遷移金属酸化物含有貴金属膜における貴金属、遷移金属および酸素の組成範囲は、図2において斜線を施した領域で示される範囲とすることが望ましい。この範囲よりも貴金属が多すぎる場合には、安定な微結晶状態が得られず、少なすぎる場合には、電気抵抗が上昇し、また、結晶状態が不安定となる。また、遷移金属および酸素の組成がこの範囲にあることにより、微結晶状態が安定となる。
【0036】
この微結晶状態を得るためには、この遷移金属酸化物含有貴金属膜の成膜法として、エネルギーの高い成膜法である反応性スパッタ法を用いるのが望ましい。このとき、酸素を供給するため、スパッタガスにはO2 あるいはH2 Oを混入する必要がある。あるいは、貴金属ターゲット上に、Hfなどの遷移金属チップを置き、これをO2 ガスあるいはH2 Oガス雰囲気中でスパッタリング法により成膜してもよい。
【0037】
この発明は、以上の検討に基づいて案出されたものである。
【0038】
すなわち、上記目的を達成するために、この発明の第1の発明による電子材料は、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100であることを特徴とする。
【0039】
この発明の第2の発明による電子材料の製造方法は、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である電子材料の製造方法であって、
電子材料を酸素または水蒸気を用いた反応性スパッタリング法により成膜するようにした
ことを特徴とする。
【0040】
この発明の第3の発明による誘電体キャパシタは、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層と、
拡散防止層上の下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【0041】
この発明の第4の発明による誘電体キャパシタは、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【0042】
この発明の第5の発明による不揮発性メモリは、
トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
誘電体キャパシタが、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層と、
拡散防止層上の下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【0043】
この発明の第6の発明による不揮発性メモリは、
トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
誘電体キャパシタが、
組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【0044】
この発明の第7の発明による半導体装置は、
第1の導電層と、
第1の導電層上の第2の導電層とを有する半導体装置において、
第1の導電層と第2の導電層との間に、組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層が設けられている
ことを特徴とする。
【0045】
この発明において、MIaMIIb Oc で表される材料の組成範囲は、図2において斜線を施した領域で示されるものと実質的に同一である。
【0046】
この発明において、MIaMIIb Oc で表される材料の組成範囲は、好適には、85≧a≧65、10≧b≧2、10≦c、a+b+c=100である。
【0047】
この発明において、MIaMIIb Oc で表される材料は、例えば、Ir−Hf−O、Ir−Zr−O、Ir−Nb−O、Ru−Zr−O、Ru−Ta−O、Pt−Hf−O、Pt−Zr−O、Pd−Zr−O、Rh−V−O、Rh−Mo−O、Rh−W−Oなどからなる。
【0048】
この発明の第3の発明および第5の発明においては、下部電極は、Pt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属からなる。この下部電極は、具体的には、例えば、Pt、Ir、Ru、RhまたはPdからなる膜や、Pt、Ir、Ru、RhまたはPdからなる群より選ばれた二種以上の貴金属による合金膜、さらにはそれらの複合膜により形成される。
【0049】
この発明において、誘電体膜の材料としては、典型的には、Bi系層状構造ペロブスカイト型強誘電体が用いられ、その具体例を挙げると、組成式Bix (Sr,Ca,Ba)y (Ta,Nb)2 Oz (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体(若干のBiおよびTaまたはNbの酸化物や複合酸化物を含有してもよい)や、組成式Bix Sry Ta2 Oz (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体(若干のBiおよびTaまたはNbの酸化物や複合酸化物を含有してもよい)である。後者の代表例はSrBi2 Ta2 O9 である。誘電体膜の材料としては、Pb(Zr,Ti)O3 で表される強誘電体を用いてもよい。これらの強誘電体は、強誘電体メモリの強誘電体膜材料に用いて好適なものである。誘電体膜の材料としてはさらに、例えば(Ba,Sr)TiO3 で表される高誘電体を用いることもでき、これは、例えばDRAMにおけるキャパシタの誘電体膜材料に用いて好適なものである。
【0050】
この発明の第5の発明または第6の発明による不揮発性メモリにおいては、高集積化を図るためにトランジスタと誘電体キャパシタとを縦方向に並べて配置する場合、拡散防止層または下部電極は、典型的には、トランジスタの拡散層上に設けられたSiまたはWからなるプラグ上に設けられる。この場合、プラグと拡散防止層または下部電極との間の接触抵抗の低減を図るため、好適には、このプラグと拡散防止層または下部電極との間にTi、Ta、HfまたはZrからなる接合層を設ける。この接合層は、第5の発明による不揮発性メモリにおいては、拡散防止層と下部電極との間に設けてもよい。強誘電体膜の材料としてBi系層状構造ペロブスカイト型強誘電体、例えばSBTを用いた場合には、結晶化のための熱処理の際にBiの拡散が生じることが知られているが、第5の発明による不揮発性メモリにおいてこのように拡散防止層と下部電極との間にTi、Ta、HfまたはZrからなる接合層を設けた場合には、この接合層がBi拡散のトラップとなるため、結果的に強誘電体膜の表面の平滑度の向上を図ることができる。
【0051】
上述のように構成されたこの発明の第1の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を提供することができる。
【0052】
上述のように構成されたこの発明の第2の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を高品質で容易に製造することができる。
【0053】
上述のように構成されたこの発明の第3の発明または第5の発明によれば、誘電体キャパシタの下部電極の下側に、組成式MIaMIIb Oc で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である耐熱性および耐酸化性を有する材料からなる拡散防止層を有するので、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、その誘電体キャパシタの下部電極をSiまたはWからなるプラグによりトランジスタの拡散層と接続する場合、誘電体膜の形成時に結晶化のために酸素雰囲気中で高温熱処理を行っても、そのプラグから下部電極へのSiまたはWの拡散を防止することができ、それによってこのSiまたはWが下部電極の上層に拡散して酸化されることにより下部電極の導電性が失われたり、SiまたはWがさらに誘電体膜に拡散し、キャパシタ特性を劣化させる問題を防止することができる。このため、誘電体膜の材料としてPZTはもちろん、結晶化のために酸素雰囲気中での高温の熱処理が必要なSBTなどをも用いることができる。
【0054】
上述のように構成されたこの発明の第4の発明または第6の発明によれば、誘電体キャパシタの下部電極が、組成式MIaMIIb Oc で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である耐熱性および耐酸化性を有する材料からなるので、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、その誘電体キャパシタの下部電極をSiまたはWからなるプラグによりトランジスタの拡散層と接続する場合、誘電体膜の形成時に結晶化のために酸素雰囲気中で高温熱処理を行っても、そのプラグから下部電極へのSiまたはWの拡散を防止することができ、それによってこのSiまたはWが下部電極の上層に拡散して酸化されることにより下部電極の導電性が失われたり、SiまたはWがさらに誘電体膜に拡散し、キャパシタ特性を劣化させる問題を防止することができる。このため、誘電体膜の材料としてPZTはもちろん、結晶化のために酸素雰囲気中での高温の熱処理が必要なSBTなどをも用いることができる。
【0055】
上述のように構成されたこの発明の第7の発明によれば、第1の導電層と第2の導電層との間に、組成式MIaMIIb Oc で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である耐熱性および耐酸化性を有する材料からなる拡散防止層が設けられているので、高温でもSiなどの拡散を防止することができる。
【0056】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。
【0057】
図3はこの発明の第1の実施形態による誘電体キャパシタを示す。
【0058】
図3に示すように、この第1の実施形態による誘電体キャパシタにおいては、導電性のSi基板1上に、接合層としてのTi膜2、拡散防止層としてのIr−Hf−O膜3、接合層としてのTi膜4、下部電極としてのPt膜5、強誘電体膜としてのSBT膜6および上部電極としてのPt膜7が、順次積層されている。これらの膜の膜厚の一例を挙げると、Ti膜2は25nm、Ir−Hf−O膜3は100nm、Ti膜4は20nm、Pt膜5は200nm、SBT膜6は200nm、Pt膜7は200nmである。また、Ir−Hf−O膜3の組成は、図2において斜線を施した領域で示される範囲に選ばれている。
【0059】
次に、上述のように構成されたこの第1の実施形態による誘電体キャパシタの製造方法について説明する。
【0060】
すなわち、この第1の実施形態による誘電体キャパシタを製造するには、まず、Si基板1を希フッ酸で処理して表面のSiO2 膜(図示せず)を除去した後、このSi基板1上にスパッタリング法によりTi膜2を成膜する。
【0061】
次に、このTi膜2上に、反応性スパッタリング法によりIr−Hf−O膜3を成膜する。このIr−Hf−O膜3の成膜条件の一例を挙げると、DC2極マグネトロンスパッタリング装置を用い、ターゲットは4インチ角のIrターゲット上に5mm×5mm角のHfチップを5個置いたものを用い、スパッタガスとしてはArおよびO2 の混合ガスを用い、それらの流量はそれぞれ5.6SCCMおよび0.7SCCM、全圧は4mTorr、投入電力はDC0.4A、420V、成膜速度は100nm/2分とする。このようにして成膜されたIr−Hf−O膜3の組成をEPMA法で分析したとろ、Ir80Hf4 O16(ただし、組成は原子%)であった。次に、Ir−Hf−O膜3上にスパッタリング法によりTi膜4およびPt膜5を順次成膜する。
【0062】
次に、Pt膜5上に例えばゾル−ゲルスピンコート法によりSBT膜6を成膜する。次に、SBT膜6の結晶化のために800℃において1時間酸素雰囲気中で熱処理した後、例えばスパッタリング法によりPt膜7を成膜する。この後、さらに、800℃において10分間酸素雰囲気中で熱処理する。
【0063】
このようにして製造された誘電体キャパシタのSi基板1とPt電極7との間に電圧を印加して蓄積電荷量を測定した結果を図4に示す。図4から明らかなように、強誘電体メモリで重要な残留分極値は、2Pr =19μC/cm2 であった。この残留分極値はSBTとしては良好な値であり、これがSi基板1を通した測定で得られた。また、Ir80Hf4 O16からなるIr−Hf−O膜3の電気抵抗を測定した結果、52μΩ・cmであった。この値は半導体メモリに十分応用可能な値である。
【0064】
一方、比較例として、図3においてIr−Hf−O膜3が設けられていない試料を別途作製して同様な電荷量の測定を試みたが、図4に示すようなヒステリシス曲線を得ることができず、キャパシタとしては動作しないことが判明した。
【0065】
表1に、Ir80Hf4 O16を含む各種の材料からなる拡散防止層および各種の貴金属からなる下部電極を用いた場合の残留分極値2Pr を示す。また、表2には比較例についての測定結果を示す。
【0066】
以上のように、この第1の実施形態によれば、下部電極であるPt膜5の下側に、図2において斜線を施した領域で示される範囲の組成を有するIr−Hf−O膜3が設けられているので、このIr−Hf−O膜3により、SBT膜6の形成時に結晶化のために800℃程度の高温において酸化性雰囲気中で熱処理を行っても、Si基板1からPt膜5にSiが熱拡散するのを防止することができ、したがってSiがPt膜5の上層で酸化されてPt膜5、すなわち下部電極の導電性が失われるのを防止することができる。このため、この誘電体キャパシタは、トランジスタと誘電体キャパシタとを縦方向に配置し、誘電体キャパシタの下部電極を多結晶Siプラグによりトランジスタの拡散層と接続する強誘電体メモリにおける誘電体キャパシタに用いることができ、それによって誘電体キャパシタの誘電体膜としてSBT膜を用いた高集積の強誘電体メモリを実現することが可能である。
【0067】
図5は、この発明の第2の実施形態による多層配線構造の半導体集積回路装置を示す。
【0068】
図5に示すように、この第2の実施形態による半導体集積回路装置においては、n型Si基板11中にpウエル12およびnウエル13が設けられている。素子分離領域となる部分のn型Si基板11の表面にはリセス14が選択的に設けられ、このリセス14にSiO2 膜からなるフィールド絶縁膜15が埋め込まれている。このフィールド絶縁膜15に囲まれた活性領域の表面にはSiO2 膜からなるゲート絶縁膜16が設けられている。符号17は不純物がドープされた多結晶Si膜、18はWSix 膜のような金属シリサイド膜を示す。これらの多結晶Si膜17および金属シリサイド膜18により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Si膜17および金属シリサイド膜18の側壁にはSiO2 からなるサイドウォールスペーサ19が設けられている。nウエル13中には、多結晶Si膜17および金属シリサイド膜18からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるp+ 型の拡散層20、21が設けられている。これらのゲート電極および拡散層20、21によりpチャネルMOSトランジスタが形成されている。同様に、pウエル12にはnチャネルMOSトランジスタが形成されている。符号22、23はこのnチャネルMOSトランジスタのソース領域またはドレイン領域として用いられるn+ 型の拡散層を示す。
【0069】
これらのpチャネルMOSトランジスタおよびnチャネルMOSトランジスタを覆うように例えばホウ素リンシリケートガラス(BPSG)膜のような層間絶縁膜24が設けられている。この層間絶縁膜24には、pチャネルMOSトランジスタの拡散層21に対応する部分およびフィールド絶縁膜15上のゲート電極に対応する部分にそれぞれ接続孔25、26が設けられている。これらの接続孔25、26の内部には、Ir−Hf−O膜27を介してWプラグ28が埋め込まれている。
【0070】
接続孔25、26の上には、Ir−Hf−O膜29およびTi膜30を介してAl−Cu合金配線31が設けられ、その上にTi膜32およびIr−Hf−O膜33が順次設けられている。符号34は例えばBPSG膜のような層間絶縁膜を示す。この層間絶縁膜34には、Al−Cu合金配線31に対応する部分に接続孔35、36が設けられている。これらの接続孔35、36の内部にはIr−Hf−O膜37を介してWプラグ38が埋め込まれている。
【0071】
さらに、接続孔35、36の上には、Ir−Hf−O膜39およびTi膜40を介してAl−Cu合金配線41が設けられ、その上にTi膜42およびIr−Hf−O膜43が順次設けられている。
【0072】
ここで、Ir−Hf−O膜27、29、33、37、39、43の組成は、図2において斜線を施した領域で示される範囲に選ばれている。また、Al−Cu合金配線31の上下に設けられたTi膜30、32は、Ir−Hf−O膜29、33のAl−Cu合金配線31との密着性を向上させるためなどの目的で設けられている。Al−Cu合金配線41の上下に設けられたIr−Hf−O膜39、43も同様である。
【0073】
以上のように、この第2の実施形態によれば、接続孔25、26の内部に、従来バリアメタルとして用いられているTiN膜やTiON膜に比べて耐熱性が十分に高く、高温でもSiなどの拡散を防止することができるIr−Hf−O膜27を介してWプラグ28が形成されているので、従来に比べてこのWプラグ28の形成後の工程のプロセス温度の制約が少なくなり、後工程のプロセス温度や時間の自由度を高くすることができる。また、Wプラグ28とその上のAl−Cu合金配線31との間にIr−Hf−O膜29が設けられ、このAl−Cu合金配線31とその上のWプラグ38との間にIr−Hf−O膜33が設けられていることにより、Wプラグ28、38とAl−Cu合金配線31との間での拡散を防止することができる。同様に、Wプラグ38とその上のAl−Cu合金配線41との間にIr−Hf−O膜39が設けられていることにより、Wプラグ38とAl−Cu合金配線41との間での拡散を防止することができる。
【0074】
この第2の実施形態による半導体集積回路装置は、DRAMやMPUなどのMOSLSIその他の各種の半導体集積回路装置に適用して好適なものである。
【0075】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【0076】
例えば、上述の第1の実施形態においては、誘電体キャパシタの誘電体膜の材料としてSBTを用いた場合について説明したが、この誘電体膜の材料としては必要に応じて他の強誘電体または高誘電体を用いることができ、具体的には例えばPZTやBSTを用いてもよい。
【0077】
また、上述の第2の実施形態においては、Al−Cu合金配線31とIr−Hf−O膜29、33との間にそれぞれTi膜30、32を設け、Al−Cu合金配線41とIr−Hf−O膜39、43との間にそれぞれTi膜40、42を設けているが、これらのTi膜30、32、40、42は、必要に応じて省略してもよい。
【0078】
【発明の効果】
以上説明したように、この発明の第1の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を提供することができる。
【0079】
この発明の第2の発明によれば、誘電体キャパシタの拡散防止層、誘電体キャパシタの下部電極あるいは半導体装置における拡散防止層の材料として用いて好適な電子材料を高品質で容易に製造することができる。
【0080】
この発明の第3の発明、第4の発明、第5の発明または第6の発明によれば、誘電体キャパシタの下部電極の下側に、組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層を有することにより、あるいは、下部電極がこの材料からなることにより、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をSiまたはWからなるプラグによりトランジスタの拡散層と接続する場合、そのプラグからのSiまたはWの下部電極への拡散を防止することができ、それによって誘電体キャパシタの誘電体膜の材料としてPZTはもちろん、高温の熱処理が必要なSBTなどをも用いることができる。
【0081】
この発明の第7の発明によれば、第1の導電層と第2の導電層との間に、組成式MIaMIIb Oc (ただし、a、b、cは原子%で表した組成、MI はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属、MIIはHf、Ta、Zr、Nb、V、MoおよびWからなる群より選ばれた少なくとも一種の遷移金属を表す)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層が設けられていることにより、プラグを形成した後の工程のプロセス温度や時間の自由度を大きくすることができる。
【図面の簡単な説明】
【図1】Ir80Hf4 O16膜のX線回折の結果を示す略線図である。
【図2】この発明において拡散防止層または下部電極の材料として用いられるMIaMII b Oc における組成の最適範囲を示す略線図である。
【図3】この発明の第1の実施形態による誘電体キャパシタを示す断面図である。
【図4】この発明の第1の実施形態による誘電体キャパシタの蓄積電荷量を測定した結果を示す略線図である。
【図5】この発明の第2の実施形態による半導体集積回路装置を示す断面図である。
【図6】トランジスタとキャパシタとを横方向に配置した従来の強誘電体メモリを示す断面図である。
【図7】トランジスタとキャパシタとを縦方向に配置した従来の強誘電体メモリを示す断面図である。
【図8】従来の半導体集積回路装置を示す断面図である。
【符号の説明】
1・・・Si基板、2、4・・・Ti膜、3、27、29、33、39、43・・・Ir−Hf−O膜、5、7・・・Pt膜、6・・・SBT膜、28、38・・・Wプラグ
Claims (21)
- 層間絶縁膜に設けられたコンタクトホール内に埋め込まれたプラグ上に設けられる誘電体キャパシタであって、
上記プラグ上の、組成式Ir a Hf b O c (ただし、a、b、cは原子%で表した組成)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層と、
上記拡散防止層上の下部電極と、
上記下部電極上の誘電体膜と、
上記誘電体膜上の上部電極とを有する
ことを特徴とする誘電体キャパシタ。 - 上記Ir a Hf b O c で表される材料の組成範囲は85≧a≧65、10≧b≧2、10≦c、a+b+c=100であることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記拡散防止層は酸素または水蒸気を用いた反応性スパッタリング法により成膜されたものであることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記下部電極はPt、Ir、Ru、RhおよびPdからなる群より選ばれた少なくとも一種の貴金属からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜はBi系層状構造ペロブスカイト型強誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜は、Bi x (Sr,Ca,Ba) y (Ta,Nb) 2 O z (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜は、Bi x Sr y Ta 2 O z (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜はSrBi 2 Ta 2 O 9 で表される強誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜はPb(Zr,Ti)O 3 で表される強誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 上記誘電体膜は(Ba,Sr)TiO 3 で表される高誘電体からなることを特徴とする請求項1記載の誘電体キャパシタ。
- 層間絶縁膜に設けられたコンタクトホール内に埋め込まれたプラグ上に設けられる誘電体キャパシタであって、
上記プラグ上の、組成式Ir a Hf b O c (ただし、a、b、cは原子%で表した組成)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる下部電極と、
上記下部電極上の誘電体膜と、
上記誘電体膜上の上部電極とを有する
ことを特徴とする誘電体キャパシタ。 - 上記Ir a Hf b O c で表される材料の組成範囲は85≧a≧65、10≧b≧2、10≦c、a+b+c=100であることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記下部電極は酸素または水蒸気を用いた反応性スパッタリング法により成膜されたものであることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜はBi系層状構造ペロブスカイト型強誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜は、Bi x (Sr,Ca,Ba) y (Ta,Nb ) 2 O z (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜は、Bi x Sr y Ta 2 O z (ただし、2.50≧x≧1.70、1.20≧y≧0.60、z=9±d、1.0≧d≧0)で表される結晶層を85%以上含む強誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜はSrBi 2 Ta 2 O 9 で表される強誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜はPb(Zr,Ti)O 3 で表される強誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- 上記誘電体膜は(Ba,Sr)TiO 3 で表される高誘電体からなることを特徴とする請求項11記載の誘電体キャパシタ。
- トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
上記誘電体キャパシタが、
層間絶縁膜に設けられたコンタクトホール内に埋め込まれたプラグ上の、組成式Ir a Hf b O c (ただし、a、b、cは原子%で表した組成)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる拡散防止層と、
上記拡散防止層上の下部電極と、
上記下部電極上の誘電体膜と、
上記誘電体膜上の上部電極とを有する
ことを特徴とする不揮発性メモリ。 - トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
上記誘電体キャパシタが、
層間絶縁膜に設けられたコンタクトホール内に埋め込まれたプラグ上の、組成式Ir a Hf b O c (ただし、a、b、cは原子%で表した組成)で表され、その組成範囲が90≧a≧40、15≧b≧2、4≦c、a+b+c=100である材料からなる下部電極と、
上記下部電極上の誘電体膜と、
上記誘電体膜上の上部電極とを有する
ことを特徴とする不揮発性メモリ。
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