JPWO2006080276A1 - キャパシタンス素子製造方法、エッチング方法 - Google Patents

キャパシタンス素子製造方法、エッチング方法 Download PDF

Info

Publication number
JPWO2006080276A1
JPWO2006080276A1 JP2007500496A JP2007500496A JPWO2006080276A1 JP WO2006080276 A1 JPWO2006080276 A1 JP WO2006080276A1 JP 2007500496 A JP2007500496 A JP 2007500496A JP 2007500496 A JP2007500496 A JP 2007500496A JP WO2006080276 A1 JPWO2006080276 A1 JP WO2006080276A1
Authority
JP
Japan
Prior art keywords
film
etching
lower electrode
disposed
organic resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007500496A
Other languages
English (en)
Inventor
小風　豊
豊 小風
昌久 植田
昌久 植田
光広 遠藤
光広 遠藤
紅▲コウ▼ 鄒
紅▲コウ▼ 鄒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of JPWO2006080276A1 publication Critical patent/JPWO2006080276A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

微細化に適したエッチング技術を提供する。基板１０上に下部電極膜１２と誘電体膜１３と上部電極膜１４がこの順序で積層された処理対象物５上に無機質膜１５を形成し、その表面にパターニングした有機レジスト膜２０を配置し、無機質膜１５と上部電極膜１４と誘電体膜１３を有機レジスト膜２０をマスクとしてエッチングした後、下部電極膜１２をエッチングするガスで有機レジスト膜２０を除去すると共に露出された無機質膜１５をマスクとして下部電極膜１２をエッチングする。マスクとなる膜を形成し直さないので微細パターンを精度良く作れる。

Description

本発明は、強誘電体メモリ、圧電ＭＥＭＳデバイス、積層コンデンサなどに用いられる貴金属、酸化物、貴金属の積層構造のエッチングに関するものである。
近年、半導体素子の高集積化、小型化、低消費電力の要求から、微細パターンのエッチング技術が求められている。強誘電体メモリで用いられているＩｒ、Ｐｔ、ＩｒＯｘ、ＰｔＯ、ＳＲＯ等の貴金属、（Ｂａ，Ｓｒ）ＴｉＯ2、ＳｒＴｉＯ3などの常誘電体酸化物、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｂｉ，Ｌａ）4Ｔｉ5Ｏ12などの強誘電体は反応性が低く、エッチング時にパターン側壁に再付着する。
再付着物は電極間のリークの原因となるので各層をエッチングする毎にフォトリソグラフィ−行程を行う必要があり、各層を同じ大きさ、幅で形成できないため、形成されるパターンは階段状になってしまう。
そのため工程数が多くなると共に、メモリセルサイズが大きくなり微細化が難しいという問題があった。また一回のフォトリソグラフィー行程で貴金属・酸化物・貴金属の積層構造を一括でエッチングする場合、パターン側壁に貴金属が再付着しやすくなると共に、各層でエッチングガスが異なるため最適なマスク材がなかった。
特開平９−２６６２００号公報
上記従来技術の問題点を解決するために、本発明の課題は、微細化に適したエッチング技術を提供することにある。
上記課題を解決するため、本発明は、基板上に配置された下部電極膜と、前記下部電極膜の一部領域上に配置された誘電体膜と、前記誘電体膜上に配置された上部電極膜と、前記上部電極膜上に配置された無機質膜と、前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記下部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ａ)をエッチングし、前記下部電極膜と前記誘電体膜と前記上部電極膜とが積層されたキャパシタンス素子を製造するキャパシタンス素子製造方法であって、前記エッチング対象物(Ａ)を下部電極エッチングガスのプラズマに曝し、前記無機質膜を残しながら前記エッチング対象物(Ａ)の表面に露出する前記有機レジスト膜と前記下部電極膜をエッチングするキャパシタンス素子製造方法である。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜の一部領域上に配置された前記上部電極膜と、前記上部電極膜上に配置された前記無機質膜と、前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記誘電体膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｂ)をエッチングする工程を有するキャパシタンス素子製造方法であって、前記エッチング対象物(Ｂ)を誘電体膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｂ)の表面に露出する前記誘電体膜をエッチングし、前記エッチング対象物(Ａ)を形成するキャパシタンス素子製造方法である。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜上に配置された前記上部電極膜と、前記上部電極膜の一部領域上に配置された前記無機質膜と、前記無機質膜上に配置された前記有機レジスト膜とを有し、少なくとも前記上部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｃ)をエッチングする工程を有するキャパシタンス素子製造方法であって、前記エッチング対象物(Ｃ)を上部電極膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｃ)の表面に露出する前記上部電極膜をエッチングし、前記エッチング対象物(Ｂ)を形成するキャパシタンス素子製造方法である。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜上に配置された前記上部電極膜と、前記上部電極膜上に配置された前記無機質膜と、前記無機質膜の一部領域上に配置された前記有機レジスト膜とを有し、少なくとも前記無機質膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｄ)をエッチングする工程を有するキャパシタンス素子製造方法であって、前記エッチング対象物(Ｄ)を金属膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｄ)の表面に露出する前記無機質膜をエッチングし、前記エッチング対象物(Ｃ)を形成するキャパシタンス素子製造方法である。
また、本発明は、前記下部電極エッチングガスはＣｌ2ガス、Ｂｒ2ガス、ＢＣｌ3ガスのうちの少なくとも一種類のガスと、酸素ガスをと含有するキャパシタンス素子製造方法である。
また、本発明は、前記下部電極膜は、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、イリジウム酸化物、ルテニウム酸化物、ストロンチウム−ルテニウム−オキサイドを含有する膜であり、前記誘電体膜は酸化物であり、前記無機質膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、又はそれらの積層膜であるキャパシタンス素子製造方法である。
また、本発明は、基板上に配置された下部電極膜と、前記下部電極膜の一部領域上に配置された誘電体膜と、前記誘電体膜上に配置された上部電極膜と、前記上部電極膜上に配置された無機質膜と、前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記下部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ａ)をエッチングするエッチング方法であって、前記エッチング対象物(Ａ)を下部電極エッチングガスのプラズマに曝し、前記無機質膜を残しながら前記エッチング対象物(Ａ)の表面に露出する前記有機レジスト膜と前記下部電極膜をエッチングするエッチング方法である。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜の一部領域上に配置された前記上部電極膜と、前記上部電極膜上に配置された前記無機質膜と、前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記誘電体膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｂ)をエッチングする工程を有するエッチング方法であって、前記エッチング対象物(Ｂ)を誘電体膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｂ)の表面に露出する前記誘電体膜をエッチングし、前記エッチング対象物(Ａ)を形成するエッチング方法。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜上に配置された前記上部電極膜と、前記上部電極膜の一部領域上に配置された前記無機質膜と、前記無機質膜上に配置された前記有機レジスト膜とを有し、少なくとも前記上部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｃ)をエッチングする工程を有するエッチング方法であって、前記エッチング対象物(Ｃ)を上部電極膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｃ)の表面に露出する前記上部電極膜をエッチングし、前記エッチング対象物(Ｂ)を形成するエッチング方法である。
また、本発明は、前記基板上に配置された前記下部電極膜と、前記下部電極膜上に配置された前記誘電体膜と、前記誘電体膜上に配置された前記上部電極膜と、前記上部電極膜上に配置された前記無機質膜と、前記無機質膜の一部領域上に配置された前記有機レジスト膜とを有し、少なくとも前記無機質膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｄ)をエッチングする工程を有するエッチング方法であって、前記エッチング対象物(Ｄ)を金属膜エッチングガスのプラズマに曝し、前記有機レジスト膜を残しながら、前記エッチング対象物(Ｄ)の表面に露出する前記無機質膜をエッチングし、前記エッチング対象物(Ｃ)を形成するエッチング方法である。
また、本発明は、前記下部電極エッチングガスはＣｌ2ガス、Ｂｒ2ガス、ＢＣｌ3ガスのうちの少なくとも一種類のガスと、酸素ガスをと含有するエッチング方法である。
また、本発明は、前記下部電極膜は、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、イリジウム酸化物、ルテニウム酸化物、ストロンチウム−ルテニウム−オキサイドを含有する膜であり、前記誘電体膜は酸化物であり、前記無機質膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、又はそれらの積層膜であるエッチング方法である。
階段状ではない垂直状パターンに形成することができる。
レジスト膜を付け直さないで済む。
露光、現像工程が少なくて済む。
(ａ)〜(ｄ)：本発明方法を説明するための断面図(１) (ｅ)〜(ｇ)：本発明方法を説明するための断面図(２) Ｏ2ガス含有の有無によるエッチングレートの相違を説明するためのグラフ
符号の説明
１０……半導体基板
１１……絶縁膜
１２……下部電極膜
１３……誘電体膜
１４……上部電極膜
１５……無機質膜
２０……有機レジスト膜
図１(ａ)〜(ｄ)、図２(ｅ)〜(ｇ)の符号５は、本発明方法を適用できる処理対象物を示している。
この処理対象物５は、図１(ａ)に示すように、半導体基板１０を有しており、該半導体基板１０上には、絶縁膜１１と、下部電極膜１２と、誘電体膜１３と、上部電極膜１４とが下層からこの順序で形成されている。
処理対象物５の下部電極膜１２と誘電体膜１３と上部電極膜１４とを、エッチングによってパターニングするために、先ず、図１(ｂ)に示すように、露出する上部電極膜１４表面に無機質膜１５を形成し、次いで、同図(ｃ)に示すように、露出する無機質膜１５の表面上にパターニングした有機レジスト膜２０を形成し、エッチング対象物(Ｄ)を形成する。有機レジスト膜２０により、無機質膜１５表面は部分的に覆われる。有機レジスト膜２０は、半導体用の通常のフォトレジスト膜であり、光反応性の樹脂から成り、露光・現像によってパターニングされる。
その状態でドライエッチング装置の反応室内に搬入し、第一の反応室内に第一のエッチングガス(金属膜エッチングガス)を導入し、第一のエッチングガスのプラズマを形成すると、有機レジスト膜２０がマスクとなって露出する無機質膜１５がエッチングされ、図１(ｄ)に示すように、上部電極膜１４の表面が部分的に露出され、エッチング対象物(Ｃ)が形成される。
第一のエッチングガスは、有機レジスト膜２０と上部電極膜１４をエッチングせずに無機質膜１５をエッチングできるガスであり、無機質膜１５がＴｉ膜、Ｔａ膜、Ｚｒ膜、Ｈｆ膜、又はそれらの窒化膜(例えばＴｉＮ膜)、又はＴｉＡｌＮ膜である場合、Ｃｌ2ガス、ＢＣｌ3ガス、Ｂｒ2ガスのうち、少なくとも一種類以上のガスを含むエッチングガスである。希ガスを含ませることもできる。
特に、第一のエッチングガスがＯ2ガスを含まない場合はＴｉに対するエッチングレートが早いので、無機質膜がＴｉ膜、ＴｉＮ膜、又はＴｉＡｌＮ膜の場合に望ましい。
次に、有機レジスト膜２０を剥離せずに、第二の反応室に移動させ、該第二の反応室内に、第一のエッチングガスとは異なる第二のエッチングガス(上部電極エッチングガス)を導入し、第二のエッチングガスプラズマを形成して、有機レジスト膜２０をマスクとして表面に露出する上部電極膜１４をエッチングする。その結果、有機レジスト膜２０と無機質膜１５で保護された部分以外の上部電極膜１４がエッチングされ、図２(ｅ)に示すように、誘電体膜１３の表面が部分的に露出され、エッチング対象物(Ｂ)が形成される。
第二のエッチングガスは、有機レジスト膜２０と誘電体膜１３をエッチングせずに上部電極膜１４をエッチングするガスである。
上部電極膜１４や下部電極膜１２は、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、又はそれらの合金の金属膜、イリジウム酸化物、ルテニウム酸化物、ストロンチウム−ルテニウム−オキサイド等の酸化物膜、又はそれらの金属膜の積層膜、それらの酸化物膜の積層膜、それらの金属膜とそれらの酸化物膜の積層膜によって構成することができる。
上部電極膜１４や下部電極膜１２が上記記載の材料により構成されている場合、第二のエッチングガスには、Ａｒガス等の希ガスとＢＣｌ3ガスの混合ガスを用いることができる。
次に、有機レジスト膜２０を剥離せずに、第三の反応室に移動させ、第三の反応室内に、第二のエッチングガスとは異なる第三のエッチングガス(誘電体エッチングガス)を導入し、第三のエッチングガスのプラズマを形成して、有機レジスト膜２０をマスクとして表面に露出する誘電体膜１３をエッチングする。その結果、有機レジスト膜２０と、無機質膜１５で保護された部分以外の誘電体膜１３がエッチングされ、図２(ｆ)に示すように、下部電極膜１２表面が部分的に露出され、エッチング対象物(Ａ)が形成される。残った誘電体膜１３と無機質膜１５の間には上部電極膜１４が位置している。
第三のエッチングガスは、有機レジスト膜２０と下部電極膜１２をエッチングせずに誘電体膜１３をエッチングするガスであり、誘電体膜１３が（Ｂａ、Ｓｒ）ＴｉＯ2、ＳｒＴｉＯ3などの常誘電体酸化物の膜や、又はＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｂｉ，Ｌａ）4Ｔｉ5Ｏ12等の強誘電体膜であり、酸化物誘電体である場合、第三のエッチングガスはＡｒガス等の希ガスと、Ｃ4Ｆ8ガスを含有し、且つ、ＢＣｌ3ガス、ＨＢｒガス、Ｃｌ2ガスのいずれか一種以上のガスを含有するエッチングガスを用いることができる。
第一〜第三のエッチングガスで、無機質膜１５と上部電極膜１４と誘電体膜１３とを順番にエッチングする間に、有機レジスト膜２０は薄くなるが、誘電体膜１３のエッチングが終了したときには、有機レジスト膜２０は残っている。
次に、有機レジスト膜２０を剥離せずに、第四の反応室に移動させ、第四の反応室内に、有機レジスト膜２０と下部電極膜１２をエッチングする第四のエッチングガス(下部電極エッチングガス)を導入し、そのプラズマを形成する。
上述した上部電極膜１４をエッチングする際には有機レジスト膜２０をエッチングせず、この下部電極膜１２をエッチングする際には有機レジスト膜２０をエッチングする。
そのため、上部電極膜１４をエッチングする第二のエッチングガス中にはＯ2ガスは含有させず、下部電極膜１２をエッチングする第四のエッチングガス中にはＯ2ガスを含有させ、有機物と金属及びその化合物の両方がエッチングされるようにする。ここで用いた第四のエッチングガスは、Ａｒガス等の希ガスとＣｌ2ガスとＯ2ガスの混合ガスである。
第四のエッチングガス中に、Ｏ2ガスを体積比で２５％以上の割合で含有させると有機レジスト膜２０は速やかに除去される。
エッチング開始当初は有機レジスト膜２０がマスクとなって下部電極膜１２のエッチングが進行するが、有機レジスト膜２０のエッチング速度は速い。
本発明では、第四のエッチングガスによって有機レジスト膜２０が除去され、無機質膜１５の表面が露出したときには下部電極膜１２のエッチングは完了しないようになっている。
無機質膜１５は、第四のエッチングガスによってはエッチングされないから、有機レジスト膜２０が除去された後は、無機質膜１５がマスクとなり、無機質膜１５で覆われた部分が保護された状態で、部分的に表面が露出する下部電極膜１２のエッチングが進行し、下部電極膜１２の露出部分は除去され、絶縁膜１１が露出する。その結果、それぞれパターニングされた下部電極膜１２と誘電体膜１３と上部電極膜１４とでキャパシタンス素子が得られる。
この下部電極膜１２をエッチングする際に有機レジスト膜が残存するため、Ｏ2ガスを含まないエッチングガスを用いた場合には、エッチングガスのプラズマと有機レジスト膜の残存物とが反応して炭素を含んだエッチング生成物が作られてしまう。この生成物はパターン側壁に再付着しやすい。従ってＯ2ガスを含有しないエッチングガスを用いて下部電極膜１２をエッチングするときには有機レジスト膜２０は残存しないのが望ましい。
酸化物誘電体のエッチングガスには、Ｏ2ガスを多く含有させることができない。また、専用のアッシング室を配置し、誘電体膜１３のエッチング後に有機レジスト膜２０をアッシング除去するのは工程が増えて望ましくない。
本発明の第四のエッチングガスは、下部電極膜１２をエッチングするガスの中にＯ2ガスが添加されており、有機レジスト膜２０のエッチングと下部電極膜１２のエッチングが連続して行われるから、工程を増やさずに速やかに有機レジスト膜２０を除去することができる。特にＯ2ガスが２５体積％以上含まれると有機レジスト膜２０の除去が速やかである。
また、無機質膜１５がＯ2ガスを含むエッチングガスプラズマに曝されると、無機質膜１５表面に無機質膜１５の構成材料の酸化膜が形成され、エッチングが進行しないようになり、無機質膜１５で覆われた部分は保護される。Ｏ2ガスが２５％以上の濃度で含有されていると、無機質膜１５表面の酸化膜形成に有効である。
図３のグラフは、ＴｉＮ膜から成る無機質膜１５を、Ｃｌ2ガスとＯ2ガスの混合ガスでエッチングしたときの、Ｏ2ガス含有率(体積％)とエッチングレートの関係を示すグラフである。Ｏ2ガスを含有しない場合には１００ｎｍ／分であったものが、２５体積％以上の含有で、ほぼゼロｎｍ／分に変わっている。
なお、無機質膜１５と有機レジスト膜２０とで同一領域が覆われており、レジスト膜を付け直さないで上部電極膜１４から下部電極膜１２までエッチングされるから、エッチング形状が垂直状になり、且つ寸法シフトは小さい。
上記実施例は、上部電極膜１４と下部電極膜１２が単層膜であったが、本発明では、上部電極膜１４と下部電極膜１２は一種類又は二種類以上の膜を積層した多層膜であってもよい。
また、上記実施例は被エッチング膜が代わるごとに反応室を代えているが、同一の反応室内で無機質膜１５から下部電極膜１２までを連続してエッチングしてもよい。

Claims (12)

  1. 基板上に配置された下部電極膜と、
    前記下部電極膜の一部領域上に配置された誘電体膜と、
    前記誘電体膜上に配置された上部電極膜と、
    前記上部電極膜上に配置された無機質膜と、
    前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記下部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ａ)をエッチングし、前記下部電極膜と前記誘電体膜と前記上部電極膜とが積層されたキャパシタンス素子を製造するキャパシタンス素子製造方法であって、
    前記エッチング対象物(Ａ)を下部電極エッチングガスのプラズマに曝し、前記無機質膜を残しながら前記エッチング対象物(Ａ)の表面に露出する前記有機レジスト膜と前記下部電極膜をエッチングするキャパシタンス素子製造方法。
  2. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜の一部領域上に配置された前記上部電極膜と、
    前記上部電極膜上に配置された前記無機質膜と、
    前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記誘電体膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｂ)をエッチングする工程を有するキャパシタンス素子製造方法であって、
    前記エッチング対象物(Ｂ)を誘電体膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｂ)の表面に露出する前記誘電体膜をエッチングし、前記エッチング対象物(Ａ)を形成する請求項１記載のキャパシタンス素子製造方法。
  3. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜上に配置された前記上部電極膜と、
    前記上部電極膜の一部領域上に配置された前記無機質膜と、
    前記無機質膜上に配置された前記有機レジスト膜とを有し、少なくとも前記上部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｃ)をエッチングする工程を有するキャパシタンス素子製造方法であって、
    前記エッチング対象物(Ｃ)を上部電極膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｃ)の表面に露出する前記上部電極膜をエッチングし、前記エッチング対象物(Ｂ)を形成する請求項２記載のキャパシタンス素子製造方法。
  4. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜上に配置された前記上部電極膜と、
    前記上部電極膜上に配置された前記無機質膜と、
    前記無機質膜の一部領域上に配置された前記有機レジスト膜とを有し、少なくとも前記無機質膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｄ)をエッチングする工程を有するキャパシタンス素子製造方法であって、
    前記エッチング対象物(Ｄ)を金属膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｄ)の表面に露出する前記無機質膜をエッチングし、前記エッチング対象物(Ｃ)を形成する請求項３記載のキャパシタンス素子製造方法。
  5. 前記下部電極エッチングガスはＣｌ2ガス、Ｂｒ2ガス、ＢＣｌ3ガスのうちの少なくとも一種類のガスと、酸素ガスをと含有する請求項１乃至請求項４のいずれか１項記載のキャパシタンス素子製造方法。
  6. 前記下部電極膜は、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、イリジウム酸化物、ルテニウム酸化物、ストロンチウム−ルテニウム−オキサイドを含有する膜であり、
    前記誘電体膜は酸化物であり、
    前記無機質膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、又はそれらの積層膜である請求項５記載のキャパシタンス素子製造方法。
  7. 基板上に配置された下部電極膜と、
    前記下部電極膜の一部領域上に配置された誘電体膜と、
    前記誘電体膜上に配置された上部電極膜と、
    前記上部電極膜上に配置された無機質膜と、
    前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記下部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ａ)をエッチングするエッチング方法であって、
    前記エッチング対象物(Ａ)を下部電極エッチングガスのプラズマに曝し、前記無機質膜を残しながら前記エッチング対象物(Ａ)の表面に露出する前記有機レジスト膜と前記下部電極膜をエッチングするエッチング方法。
  8. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜の一部領域上に配置された前記上部電極膜と、
    前記上部電極膜上に配置された前記無機質膜と、
    前記無機質膜上に配置された有機レジスト膜とを有し、少なくとも前記誘電体膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｂ)をエッチングする工程を有するエッチング方法であって、
    前記エッチング対象物(Ｂ)を誘電体膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｂ)の表面に露出する前記誘電体膜をエッチングし、前記エッチング対象物(Ａ)を形成する請求項７記載のエッチング方法。
  9. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜上に配置された前記上部電極膜と、
    前記上部電極膜の一部領域上に配置された前記無機質膜と、
    前記無機質膜上に配置された前記有機レジスト膜とを有し、少なくとも前記上部電極膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｃ)をエッチングする工程を有するエッチング方法であって、
    前記エッチング対象物(Ｃ)を上部電極膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｃ)の表面に露出する前記上部電極膜をエッチングし、前記エッチング対象物(Ｂ)を形成する請求項８記載のエッチング方法。
  10. 前記基板上に配置された前記下部電極膜と、
    前記下部電極膜上に配置された前記誘電体膜と、
    前記誘電体膜上に配置された前記上部電極膜と、
    前記上部電極膜上に配置された前記無機質膜と、
    前記無機質膜の一部領域上に配置された前記有機レジスト膜とを有し、少なくとも前記無機質膜の一部表面と前記有機レジスト膜の表面とが露出されたエッチング対象物(Ｄ)をエッチングする工程を有するエッチング方法であって、
    前記エッチング対象物(Ｄ)を金属膜エッチングガスのプラズマに曝し、
    前記有機レジスト膜を残しながら、前記エッチング対象物(Ｄ)の表面に露出する前記無機質膜をエッチングし、前記エッチング対象物(Ｃ)を形成する請求項９記載のエッチング方法。
  11. 前記下部電極エッチングガスはＣｌ2ガス、Ｂｒ2ガス、ＢＣｌ3ガスのうちの少なくとも一種類のガスと、酸素ガスをと含有する請求項７乃至請求項１０のいずれか１項記載のエッチング方法。
  12. 前記下部電極膜は、Ｐｔ、Ｉｒ、Ａｕ、Ｒｕ、イリジウム酸化物、ルテニウム酸化物、ストロンチウム−ルテニウム−オキサイドを含有する膜であり、
    前記誘電体膜は酸化物であり、
    前記無機質膜は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、又はそれらの積層膜である請求項１１記載のエッチング方法。
JP2007500496A 2005-01-28 2006-01-23 キャパシタンス素子製造方法、エッチング方法 Pending JPWO2006080276A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005020788 2005-01-28
JP2005020788 2005-01-28
PCT/JP2006/300969 WO2006080276A1 (ja) 2005-01-28 2006-01-23 キャパシタンス素子製造方法、エッチング方法

Publications (1)

Publication Number Publication Date
JPWO2006080276A1 true JPWO2006080276A1 (ja) 2008-06-19

Family

ID=36740307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007500496A Pending JPWO2006080276A1 (ja) 2005-01-28 2006-01-23 キャパシタンス素子製造方法、エッチング方法

Country Status (7)

Country Link
US (1) US20080026539A1 (ja)
JP (1) JPWO2006080276A1 (ja)
KR (1) KR20070091044A (ja)
CN (1) CN101111929B (ja)
DE (1) DE112006000261B4 (ja)
TW (1) TW200633053A (ja)
WO (1) WO2006080276A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100110358A (ko) * 2008-02-08 2010-10-12 램 리써치 코포레이션 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스
JP5074583B2 (ja) * 2008-05-08 2012-11-14 パナソニック株式会社 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法
JP5163330B2 (ja) * 2008-07-14 2013-03-13 株式会社村田製作所 薄膜積層体の加工方法
JP2012114156A (ja) * 2010-11-22 2012-06-14 Ulvac Japan Ltd 圧電素子の製造方法
CN103907187B (zh) * 2012-09-05 2016-04-13 株式会社爱发科 电阻转变元件及其制作方法
CN104752198B (zh) * 2013-12-29 2017-07-21 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439027A (en) * 1987-08-04 1989-02-09 Sanyo Electric Co Formation of electrode
JP2001244426A (ja) * 1999-12-22 2001-09-07 Texas Instr Inc <Ti> 強誘電メモリ・セルの製造方法
JP2003282844A (ja) * 2002-03-12 2003-10-03 Agilent Technol Inc ハードマスク及びＣｌ２／Ｎ２／Ｏ２及びＣｌ２／ＣＨＦ３／Ｏ２の化学的性質を利用するＩｒ及びＰＺＴのプラズマエッチング
JP2003298022A (ja) * 2002-03-29 2003-10-17 Seiko Epson Corp 強誘電体メモリ及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100329774B1 (ko) * 1998-12-22 2002-05-09 박종섭 강유전체 기억소자의 캐패시터 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439027A (en) * 1987-08-04 1989-02-09 Sanyo Electric Co Formation of electrode
JP2001244426A (ja) * 1999-12-22 2001-09-07 Texas Instr Inc <Ti> 強誘電メモリ・セルの製造方法
JP2003282844A (ja) * 2002-03-12 2003-10-03 Agilent Technol Inc ハードマスク及びＣｌ２／Ｎ２／Ｏ２及びＣｌ２／ＣＨＦ３／Ｏ２の化学的性質を利用するＩｒ及びＰＺＴのプラズマエッチング
JP2003298022A (ja) * 2002-03-29 2003-10-17 Seiko Epson Corp 強誘電体メモリ及びその製造方法

Also Published As

Publication number Publication date
TW200633053A (en) 2006-09-16
CN101111929A (zh) 2008-01-23
CN101111929B (zh) 2010-05-19
DE112006000261B4 (de) 2014-05-08
WO2006080276A1 (ja) 2006-08-03
US20080026539A1 (en) 2008-01-31
DE112006000261T5 (de) 2007-12-13
KR20070091044A (ko) 2007-09-06

Similar Documents

Publication Publication Date Title
JP3101685B2 (ja) 再蒸着を用いた構造体の形成方法
JPWO2006080276A1 (ja) キャパシタンス素子製造方法、エッチング方法
US6169009B1 (en) Methods of etching platinum group metal film and forming lower electrode of capacitor
US6753133B2 (en) Method and manufacturing a semiconductor device having a ruthenium or a ruthenium oxide
JPH09266200A (ja) 半導体装置の製造方法
US6586816B2 (en) Semiconductor structures formed using redeposition of an etchable layer
JP2003298022A (ja) 強誘電体メモリ及びその製造方法
US7252773B2 (en) Clean for high density capacitors
KR100632526B1 (ko) 구조화된 재료층의 제조 방법
JPH11289055A (ja) 半導体素子のキャパシタ製造方法
US20010055884A1 (en) Method for fabricating semiconductor device
JP2000196032A (ja) キャパシタの製造方法及びキャパシタ
US6558999B2 (en) Method for forming a storage electrode on a semiconductor device
JP2003282839A (ja) 強誘電体メモリ装置の製造方法
KR100329759B1 (ko) 강유전체 캐패시터 형성 방법
JP2003174095A (ja) 容量素子の製造方法
KR100312973B1 (ko) 메모리소자의 메탈 전극 형성방법
KR100333668B1 (ko) 백금-로듐 합금막 식각 방법 및 그를 이용한 캐패시터 형성 방법
KR100979231B1 (ko) 강유전성램 소자의 제조방법
KR20030054310A (ko) 반도체 소자의 캐패시터의 제조 방법
JP2006203029A (ja) 半導体装置の製造方法
JP2006005218A (ja) 強誘電体キャパシタの製造方法および強誘電体メモリの製造方法
KR20010005072A (ko) 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법
KR20020000462A (ko) 고유전체 커패시터의 저장전극 형성방법
KR20020045683A (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110726