CN101111929B - 电容元件的制造方法以及蚀刻方法 - Google Patents

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Abstract

本发明提供了一种适合微细化的蚀刻技术。在基板10上按顺序叠层了下部电极膜12、电介质膜13和上部电极膜14的处理对象物5上形成无机质膜15，在其表面上配置图案化的有机抗蚀剂膜20，在以有机抗蚀剂膜20作为掩模，蚀刻无机质膜15、上部电极膜14和电介质膜13之后，以蚀刻下部电极膜12的气体，除去有机抗蚀剂膜20，同时以已露出的无机质膜15作为掩模，蚀刻下部电极膜12。由于不重新形成将作为掩模的膜，因此可以优良的精度制作微细图案。

Description

电容元件的制造方法以及蚀刻方法
技术领域
本发明涉及一种铁电体存储器、压电MEMS器件、叠层电容器等所使用的贵金属、氧化物、贵金属的叠层构造的蚀刻方法。
背景技术
近年来，由于要求半导体元件的高集成化、小型化、低消耗电力，而寻求微细图案的蚀刻技术。铁电体存储器所使用的Ir、Pt、IrOx、PtO、SRO等的贵金属、(Ba，Sr)TiO2、SrTiO3等的顺电体氧化物、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zr，Ti)O3、(Bi，La)4Ti5O12等的铁电体的反应性较低，蚀刻时再度附着于图案侧壁。
再附着物成为电极间漏电的原因，因此在每蚀刻一层时，必须进行光刻行程，由于无法以相同大小、宽度形成各层，因此所形成的图案成为台阶状。
因此，在步骤数变多的同时，使存储单元尺寸变大而有难以微细化的问题。另外，在一个光刻行程中一次蚀刻贵金属·氧化物·贵金属的叠层构造时，在图案侧壁容易再度附着贵金属，并且由于各层蚀刻气体不同，因此没有最适当的掩模材料。
[专利文献1]日本特开平9-266200号公报
发明内容
为了解决上述以往技术的问题点，本发明的课题是提供一种适合微细化的蚀刻技术。
为了解决上述课题，本发明是蚀刻具有配置于基板上的下部电极膜；配置于前述下部电极膜的一部分区域上的电介质膜；配置于前述电介质膜上的上部电极膜；配置于前述上部电极膜上的无机质膜；及配置于前述无机质膜上的有机抗蚀剂膜，至少露出前述下部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第一蚀刻对象物，制造叠层有前述下部电极膜、前述电介质膜和前述上部电极膜的电容元件的电容元件制造方法，其中使前述第一蚀刻对象物暴露于下部电极蚀刻气体的等离子体，一边残留前述无机质膜，一边蚀刻露出于前述第一蚀刻对象物的表面的前述有机抗蚀剂膜和前述下部电极膜。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜的一部分区域上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述电介质膜的一部分表面和前述有机抗蚀剂膜的表面的第二蚀刻对象物的步骤的电容元件制造方法，其中使前述第二蚀刻对象物暴露于电介质膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第二蚀刻对象物的表面的前述电介质膜，形成前述第一蚀刻对象物。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜的一部分区域上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述上部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第三蚀刻对象物的步骤的电容元件制造方法，其中使前述第三蚀刻对象物暴露于上部电极膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第三蚀刻对象物的表面的前述上部电极膜，形成前述第二蚀刻对象物。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜的一部分区域上的前述有机抗蚀剂膜，至少露出前述无机质膜的一部分表面和前述有机抗蚀剂膜的表面的第四蚀刻对象物的步骤的电容元件制造方法，其中使前述第四蚀刻对象物暴露于金属膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第四蚀刻对象物的表面的前述无机质膜，形成前述第三蚀刻对象物。
本发明是前述下部电极蚀刻气体含有Cl2气、Br2气、BCl3气中的至少一种气体和氧气的电容元件制造方法。
本发明是前述下部电极膜为含有Pt、Ir、Au、Ru、铟氧化物、钌氧化物、锶钌氧化物的膜，前述电介质膜为氧化物，前述无机质膜为Ti膜、TiN膜、TiAlN膜或其叠层膜的电容元件制造方法。
本发明是蚀刻具有配置于基板上的下部电极膜；配置于前述下部电极膜的一部分区域上的电介质膜；配置于前述电介质膜上的上部电极膜；配置于前述上部电极膜上的无机质膜；以及配置于前述无机质膜上的有机抗蚀剂膜，至少露出前述下部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第一蚀刻对象物的蚀刻方法，其中使前述第一蚀刻对象物暴露于下部电极蚀刻气体的等离子体，一边残留前述无机质膜，一边蚀刻露出于前述第一蚀刻对象物的表面的前述有机抗蚀剂膜和前述下部电极膜。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜的一部分区域上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述电介质膜的一部分表面和前述有机抗蚀剂膜的表面的第二蚀刻对象物的步骤的蚀刻方法，其中使前述第二蚀刻对象物暴露于电介质膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第二蚀刻对象物的表面的前述电介质膜，形成前述第一蚀刻对象物。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜的一部分区域上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述上部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第三蚀刻对象物的步骤的蚀刻方法，其中使前述第三蚀刻对象物暴露于上部电极膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第三蚀刻对象物的表面的前述上部电极膜，形成前述第二蚀刻对象物。
本发明是包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜的一部分区域上的前述有机抗蚀剂膜，至少露出前述无机质膜的一部分表面和前述有机抗蚀剂膜的表面的第四蚀刻对象物的步骤的蚀刻方法，其中使前述第四蚀刻对象物暴露于金属膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第四蚀刻对象物的表面的前述无机质膜，形成前述第三蚀刻对象物。
本发明是前述下部电极蚀刻气体含有Cl2气、Br2气、BCl3气中的至少一种气体和氧气的蚀刻方法。
本发明是前述下部电极膜为含有Pt、Ir、Au、Ru、铟氧化物、钌氧化物、锶钌氧化物的膜，前述电介质膜为氧化物，前述无机质膜为Ti膜、TiN膜、TiAlN膜或其叠层膜的蚀刻方法。
发明效果
根据本发明，可形成没有台阶状的垂直状图案，不重新附加抗蚀剂膜也可以，而且曝光、显影步骤少也可以。
附图说明
图1(a)至(d)是用来说明本发明方法的剖面图(1)。
图2(e)至(g)是用来说明本发明方法的剖面图(2)。
图3是用来说明含不含O2气时蚀刻速度差异的曲线图。
符号说明
10：半导体基板
11：绝缘膜
12：下部电极膜
13：电介质膜
14：上部电极膜
15：无机质膜
20：有机抗蚀剂膜
具体实施方式
图1(a)至(d)、图2(e)至(g)的符号5表示可以应用本发明方法的处理对象物。
该处理对象物5，如图1(a)所示，具有半导体基板10，在该半导体基板10上，从下层按顺序形成绝缘膜11、下部电极膜12、电介质膜13以及上部电极膜14。
为了通过蚀刻图案化处理对象物5的下部电极膜12、电介质膜13和上部电极膜14，首先，如图1(b)所示，在露出的上部电极膜14表面形成无机质膜15，然后，如图1(c)所示，在露出的无机质膜15的表面上形成图案化的有机抗蚀剂膜20，形成第四蚀刻对象物。通过有机抗蚀剂膜20，部分覆盖无机质膜15表面。有机抗蚀剂膜20为半导体用的一般的光抗蚀剂膜，由光反应性的树脂构成，通过曝光·显影而图案化。
在该状态下搬入到干蚀刻装置的反应室内，在第一反应室内导入第一蚀刻气体(金属膜蚀刻气体)，形成第一蚀刻气体的等离子体时，有机抗蚀剂膜20成为掩模，并蚀刻露出的无机质膜15，如图1(d)所示，上部电极膜14的表面部分地露出，形成第三蚀刻对象物。
第一蚀刻气体是不蚀刻有机抗蚀剂膜20和上部电极膜14，而可蚀刻无机质膜15的气体，无机质膜15为Ti膜、Ta膜、Zr膜、Hf膜或其氮化膜(例如TiN膜)、或是TiAlN膜时，为包含Cl2气、BCl3气、Br2气中的至少一种气体的蚀刻气体。亦可包含稀有气体。
特别是在第一蚀刻气体未包含O2气时，由于对Ti的蚀刻速度较快，因此无机质膜期望为Ti膜、TiN膜或TiAlN膜。
然后，不剥离有机抗蚀剂膜20，移动到第二反应室，在该第二反应室内导入和第一蚀刻气体不同的第二蚀刻气体(上部电极蚀刻气体)，形成第二蚀刻气体等离子体，以有机抗蚀剂膜20作为掩模，蚀刻露出于表面的上部电极膜14。结果，蚀刻以有机抗蚀剂膜20和无机质膜15所保护的部分以外的上部电极膜14，如图2(e)所示，使电介质膜13的表面部分露出，形成第二蚀刻对象物。
第二蚀刻气体是不蚀刻有机抗蚀剂膜20和电介质膜13，而蚀刻上部电极膜14的气体。
上部电极膜14或下部电极膜12可通过Pt、Ir、Au、Ru或其合金的金属膜、铟氧化物、钌氧化物、锶钌氧化物等氧化物膜，或其金属膜的叠层膜、其氧化物膜的叠层膜、其金属膜和其氧化物膜的叠层膜所构成。
上部电极膜14或下部电极膜12通过上述材料构成时，第二蚀刻气体可使用Ar气等稀有气体和BCl3气的混合气体。
然后，不使有机抗蚀剂膜20剥离，移动到第三反应室内，在第三反应室内导入与第二蚀刻气体不同的第三蚀刻气体(电介质蚀刻气体)，形成第三蚀刻气体的等离子体，以有机抗蚀剂膜20作为掩模，蚀刻露出于表面的电介质膜13。结果，蚀刻有机抗蚀剂膜20和无机质膜15所保护的部分以外的电介质膜13，如图2(f)所示，使下部电极膜12表面部分地露出，形成第一蚀刻对象物。上部电极膜14位于残留的电介质膜13和无机质膜15之间。
第三蚀刻气体是不蚀刻有机抗蚀剂膜20和下部电极膜12，而蚀刻电介质膜13的气体，电介质膜13为(Ba、Sr)TiO2、SrTiO3等顺电体氧化物的膜，或SrBi2Ta2O9、Bi4Ti3O12、Pb(Zr，Ti)O3、(Bi，La)4Ti5O12等铁电体膜，为氧化物电介质时，第三蚀刻气体含有Ar气等稀有气体和C4F8气，而且可使用含有BCl3气、HBr气、Cl2气中任何一种以上的气体的蚀刻气体。
利用第一至第三蚀刻气体，依次蚀刻无机质膜15、上部电极膜14和电介质膜13的过程中，虽然有机抗蚀剂膜20变薄，但是当电介质膜13的蚀刻结束时，有机抗蚀剂膜20残留下来。
然后，不使有机抗蚀剂膜20剥离，移动至第四反应室，在第四反应室内导入蚀刻有机抗蚀剂膜20和下部电极膜12的第四蚀刻气体(下部电极蚀刻气体)，形成其等离子体。
在蚀刻上述上部电极膜14时，不蚀刻有机抗蚀剂膜20，在蚀刻该下部电极膜12时，蚀刻有机抗蚀剂膜20。
因此，在蚀刻上部电极膜14的第二蚀刻气体中不含有O2气，在蚀刻下部电极膜12的第四蚀刻气体中含有O2气，而蚀刻有机物和金属及其化合物二者。在此所使用的第四蚀刻气体为Ar气等稀有气体和Cl2气和O2气的混合气体。
第四蚀刻气体中含有O2气按体积比为25％以上的比例时，有机抗蚀剂膜20快速地被除去。
虽然在蚀刻开始的初期，有机抗蚀剂膜20作为掩模，进行下部电极膜12的蚀刻，但是有机抗蚀剂膜20的蚀刻速度很快。
在本发明中，通过第四蚀刻气体除去有机抗蚀剂膜20，在无机质膜15的表面露出时，下部电极膜12的蚀刻未结束。
因为无机质膜15不被第四蚀刻气体蚀刻，所以在除去有机抗蚀剂膜20之后，无机质膜15成为掩模，在保护以无机质膜15覆盖的部分的状态下，进行部分地露出表面的下部电极膜12的蚀刻，下部电极膜12的露出部分被除去，如图2(g)所示，露出绝缘膜11。结果，通过分别已被图案化的下部电极膜12、电介质膜13和上部电极膜14，可以获得电容元件。
在蚀刻该下部电极膜12时，由于残存有机抗蚀剂膜，在使用不包含O2气的蚀刻气体时，蚀刻气体的等离子体和有机抗蚀剂膜的残存物反应，而生成包含碳的蚀刻生成物。该生成物容易再附着于图案侧壁。因而使用不含有O2气的蚀刻气体蚀刻下部电极膜12时，期望不残存有机抗蚀剂膜20。
氧化物电介质的蚀刻气体不能含有大量O2气。配置专用的灰化室，在蚀刻电介质膜13之后，灰化除去有机抗蚀剂膜20，将使步骤增加，不理想。
本发明的第四蚀刻气体，是在蚀刻下部电极膜12的气体中添加O2气，连续进行有机抗蚀剂膜20的蚀刻和下部电极膜12的蚀刻，因此不增加步骤也可快速地除去有机抗蚀剂膜20。特别是当含有O2气25体积％以上时，快速地除去有机抗蚀剂膜20。
当无机质膜15暴露于包含O2气的蚀刻气体等离子体时，在无机质膜15表面形成无机质膜15的构成材料的氧化膜，而使蚀刻无法进行，保护被无机质膜15覆盖的部分。当含有O2气25％以上的浓度时，对无机质膜15表面氧化膜的形成有效。
图3的曲线图是表示以Cl2气和O2气的混合气体蚀刻由TiN膜构成的无机质膜15时的O2气含有率(体积％)和蚀刻速度的关系的曲线图。在不含有O2气时，虽然为100nm/分，但在含有25体积％以上时，变为大致0nm/分。
此外，用无机质膜15和有机抗蚀剂膜20覆盖同一区域，不重新附加抗蚀剂膜就从上部电极膜14蚀刻到下部电极膜12，所以蚀刻形状成为垂直状，而且尺寸偏移较小。
上述实施例中上部电极膜14和下部电极膜12为单层膜，但在本发明中，上部电极膜14和下部电极膜12为叠层了一种或两种以上的膜的多层膜亦可。
虽然上述实施例中每改变一次被蚀刻膜就改变反应室，但在同一反应室内从无机质膜15连续蚀刻到下部电极膜12亦可。

Claims (10)

1.一种电容元件制造方法，是蚀刻具有配置于基板上的下部电极膜；配置于前述下部电极膜的一部分区域上的电介质膜；配置于前述电介质膜上的上部电极膜；配置于前述上部电极膜上的无机质膜；及配置于前述无机质膜上的有机抗蚀剂膜，至少露出前述下部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第一蚀刻对象物，制造叠层了前述下部电极膜、前述电介质膜和前述上部电极膜的电容元件的电容元件制造方法，其中，使前述第一蚀刻对象物暴露于下部电极蚀刻气体的等离子体，在蚀刻前述下部电极膜的同时，一边残留前述无机质膜，一边蚀刻除去露出于前述第一蚀刻对象物的表面的前述有机抗蚀剂膜，露出前述无机质膜表面，其中所述下部电极蚀刻气体含有选自Cl2气、Br2气、BCl3气中的至少一种气体以及25体积％以上的氧气，使前述下部电极膜的残部和前述无机质膜暴露于前述等离子体，蚀刻除去前述下部电极膜的露出部分。
2.权利要求1的电容元件制造方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜的一部分区域上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述电介质膜的一部分表面和前述有机抗蚀剂膜的表面的第二蚀刻对象物的步骤，其中使前述第二蚀刻对象物暴露于电介质膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第二蚀刻对象物的表面的前述电介质膜，形成前述第一蚀刻对象物。
3.权利要求2的电容元件制造方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜的一部分区域上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述上部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第三蚀刻对象物的步骤，其中使前述第三蚀刻对象物暴露于上部电极膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第三蚀刻对象物的表面的前述上部电极膜，形成前述第二蚀刻对象物。
4.权利要求3的电容元件制造方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜的一部分区域上的前述有机抗蚀剂膜，至少露出前述无机质膜的一部分表面和前述有机抗蚀剂膜的表面的第四蚀刻对象物的步骤，其中使前述第四蚀刻对象物暴露于金属膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第四蚀刻对象物的表面的前述无机质膜，形成前述第三蚀刻对象物。
5.权利要求1至4任一项的电容元件制造方法，其中，前述下部电极膜是含有Pt、Ir、Au、Ru、铟氧化物、钌氧化物、锶钌氧化物的膜，前述电介质膜为氧化物，前述无机质膜为Ti膜、TiN膜、TiAlN膜或其叠层膜。
6.一种蚀刻方法，是蚀刻具有配置于基板上的下部电极膜；配置于前述下部电极膜的一部分区域上的电介质膜；配置于前述电介质膜上的上部电极膜；配置于前述上部电极膜上的无机质膜；以及配置于前述无机质膜上的有机抗蚀剂膜，至少露出前述下部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第一蚀刻对象物的蚀刻方法，其中使前述第一蚀刻对象物暴露于下部电极蚀刻气体的等离子体，在蚀刻前述下部电极膜的同时，一边残留前述无机质膜，一边蚀刻除去露出于前述第一蚀刻对象物的表面的前述有机抗蚀剂膜，露出前述无机质膜表面，其中所述下部电极蚀刻气体含有选自Cl2气、Br2气、BCl3气中的至少一种气体以及25体积％以上的氧气，使前述下部电极膜的残部和前述无机质膜暴露于前述等离子体，蚀刻除去前述下部电极膜的露出部分。
7.权利要求6的蚀刻方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜的一部分区域上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述电介质膜的一部分表面和前述有机抗蚀剂膜的表面的第二蚀刻对象物的步骤，其中使前述第二蚀刻对象物暴露于电介质膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第二蚀刻对象物的表面的前述电介质膜，形成前述第一蚀刻对象物。
8.权利要求7的蚀刻方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜的一部分区域上的前述无机质膜；以及配置于前述无机质膜上的前述有机抗蚀剂膜，至少露出前述上部电极膜的一部分表面和前述有机抗蚀剂膜的表面的第三蚀刻对象物的步骤，其中使前述第三蚀刻对象物暴露于上部电极膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第三蚀刻对象物的表面的前述上部电极膜，形成前述第二蚀刻对象物。
9.权利要求8的蚀刻方法，包括蚀刻具有配置于前述基板上的前述下部电极膜；配置于前述下部电极膜上的前述电介质膜；配置于前述电介质膜上的前述上部电极膜；配置于前述上部电极膜上的前述无机质膜；以及配置于前述无机质膜的一部分区域上的前述有机抗蚀剂膜，至少露出前述无机质膜的一部分表面和前述有机抗蚀剂膜的表面的第四蚀刻对象物的步骤，其中使前述第四蚀刻对象物暴露于金属膜蚀刻气体的等离子体，一边残留前述有机抗蚀剂膜，一边蚀刻露出于前述第四蚀刻对象物的表面的前述无机质膜，形成前述第三蚀刻对象物。
10.权利要求6-9任一项的蚀刻方法，其中，前述下部电极膜是含有Pt、Ir、Au、Ru、铟氧化物、钌氧化物、锶钌氧化物的膜，前述电介质膜为氧化物，前述无机质膜为Ti膜、TiN膜、TiAlN膜或其叠层膜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100110358A (ko) * 2008-02-08 2010-10-12 램 리써치 코포레이션 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스
WO2009136493A1 (ja) * 2008-05-08 2009-11-12 パナソニック株式会社 不揮発性記憶素子、及び、不揮発性記憶素子又は不揮発性記憶装置の製造方法
JP5163330B2 (ja) * 2008-07-14 2013-03-13 株式会社村田製作所 薄膜積層体の加工方法
JP2012114156A (ja) * 2010-11-22 2012-06-14 Ulvac Japan Ltd 圧電素子の製造方法
JP5696260B2 (ja) * 2012-09-05 2015-04-08 株式会社アルバック 抵抗変化素子及びその製造方法
CN104752198B (zh) * 2013-12-29 2017-07-21 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2983543B2 (ja) * 1987-08-04 1999-11-29 三洋電機株式会社 電極の形成方法
KR100329774B1 (ko) * 1998-12-22 2002-05-09 박종섭 강유전체 기억소자의 캐패시터 형성 방법
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell
US20030176073A1 (en) * 2002-03-12 2003-09-18 Chentsau Ying Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry
JP2003298022A (ja) * 2002-03-29 2003-10-17 Seiko Epson Corp 強誘電体メモリ及びその製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
JP昭64-39027A 1989.02.09
JP特开2001-244426A 2001.09.07
JP特开2003-282844A 2003.10.03
JP特开2003-298022A 2003.10.17

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