WO2009136493A1 - 不揮発性記憶素子、及び、不揮発性記憶素子又は不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶素子、及び、不揮発性記憶素子又は不揮発性記憶装置の製造方法 Download PDF

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WO2009136493A1
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layer
electrode layer
mask
etching
upper electrode
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PCT/JP2009/001994
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川島良男
三河巧
高木剛
有田浩二
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パナソニック株式会社
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    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present invention relates to a nonvolatile memory element that stores data using a material whose resistance value reversibly changes when an electrical pulse is applied, a nonvolatile memory device, and a method for manufacturing the same.
  • FIG. 9 is a cross-sectional view of the main part showing the configuration of a conventional example of such a nonvolatile memory element (see, for example, Patent Document 1).
  • the nonvolatile memory element is a memory element (nonvolatile memory element) including one resistor 932 and one switching structure (transistor), and includes a source region 921a on a semiconductor substrate 920, and A drain region 921b is formed, a gate insulating layer 922 and a gate electrode 923 are formed over the semiconductor substrate 920 in contact with the source region 921a and the drain region 921b, a contact plug 925 is formed in the interlayer insulating film 924, and the contact plug 925 A resistor 932 and an upper electrode 933 are sequentially formed on the lower electrode 931 and electrically connected to the lower electrode 931.
  • NiO nickel oxide
  • TiO 2 titanium oxide
  • hafnium oxide (HfO) hafnium oxide (HfO)
  • niobium oxide (NbO 2 ) zinc oxide
  • ZnO zirconium oxide
  • cobalt oxide CoO
  • GST Ge 2 Sb 2 Te 5
  • PCMO Pr x Ca 1-x MnO 3
  • Such a transition metal oxide exhibits a specific resistance value when a specific voltage is applied or by applying a specific voltage by a specific application method, and the resistance value is newly applied to a voltage or current. It is known to maintain its resistance value until is applied.
  • the electrode material used as the lower electrode or the upper electrode is not specifically described in the nonvolatile memory element of the conventional example, there is a certain limitation as an electrode for reversibly changing the resistor, and a specific material. Limited to.
  • a typical non-etching material such as platinum (Pt) is used for the lower electrode and / or the upper electrode and a non-volatile memory element as in the above-mentioned conventional example is manufactured, the resistance changes easily and the non-volatile Although the characteristics of the volatile memory element are stable, Pt is a difficult-to-etch material. Therefore, when a conventional resist is used as a mask, the resist is etched during etching to reduce the size, and Pt has a tapered shape. There is a tendency that the size difference increases, the shift of the shape of the resistor increases, and the variation in characteristics of the nonvolatile memory element increases.
  • the mask must be removed, but the etching of the mask removal etches the interlayer film below the nonvolatile memory element, and it is difficult to control the digging amount of the interlayer film, so the shape of the nonvolatile memory element varies, Variation in characteristics increases.
  • the present invention solves the above-described conventional problems, and a method of manufacturing a nonvolatile element capable of controlling the amount of digging of an interlayer film even when a hard-to-etch material is used for the lower electrode and the upper electrode, or any of them, and It is an object of the present invention to provide a non-volatile memory element having a small shape variation produced by a manufacturing method and a non-volatile memory device including the non-volatile memory element.
  • a method of manufacturing a nonvolatile memory element according to the present invention includes a conductive connection electrode layer, a non-precious metal nitride and conductive lower electrode layer, and the lower electrode.
  • An upper electrode layer formed above the layer and made of a noble metal, and interposed between the lower electrode layer and the upper electrode layer, and reversible based on an electrical signal applied between the lower electrode layer and the upper electrode layer.
  • the connection electrode layer, the lower electrode layer, the resistance change layer, the upper electrode layer, and a mask layer are deposited in this order.
  • the upper electrode layer, the resistance change layer, and the lower electrode layer may be formed into a predetermined shape by one etching using the mask layer as a mask.
  • the etching rate of the mask layer during the three-layer etching step may be at least smaller than the etching rate of the resist film during the three-layer etching step.
  • the method for manufacturing a nonvolatile memory element according to the present invention includes a connection electrode layer having conductivity, an upper electrode layer formed above the connection electrode layer and made of a noble metal, the connection electrode layer, and the upper electrode layer. And a resistance change layer whose resistance value reversibly changes based on an electrical signal applied between the connection electrode layer and the upper electrode layer.
  • the upper electrode layer and the resistance change layer may be formed into a predetermined shape by one etching using the mask layer as a mask.
  • the etching rate of the mask layer during the two-layer etching step may be at least smaller than the etching rate of the resist film during the two-layer etching step.
  • connection electrode layer may be made of a material having the same etching rate as the mask layer or a material same as the mask layer.
  • the connection electrode layer covering the interlayer film below the nonvolatile memory element is also etched away, so that the amount of digging of the interlayer film is reduced.
  • the dimensional difference between the upper electrode layer and the lower electrode layer in contact with the resistance change layer, or the dimensional difference between the upper electrode layer and the connection electrode layer in contact with the resistance change layer can be reduced.
  • a stable shape with a small shape shift can be obtained with certainty.
  • the upper electrode layer since the mask layer is removed, the upper electrode layer has a flat shape, and the contact to the upper electrode layer can be reliably connected, and stable characteristics can be obtained.
  • the upper electrode layer may be made of Pt or iridium (Ir).
  • the lower electrode layer may be made of TaN.
  • the connection electrode layer and the mask layer may be made of titanium aluminum nitride (TiAlN).
  • the etching rate of Pt when using a mixed gas mainly composed of argon (Ar) and chlorine (Cl) in the above-described three-layer etching step or the above-described two-layer etching step is TiAlN. Therefore, TiAlN has a sufficient function as a mask layer when etching Pt. Ir also has a similar function because it has a similar etching rate. TiAlN is conductive and has a sufficient function as a connection electrode layer.
  • a method for manufacturing a nonvolatile memory device includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines formed on the semiconductor substrate and arranged to cross each other, the plurality of word lines, and the plurality of word lines.
  • a plurality of transistors provided corresponding to the intersections of the bit lines, and a plurality of nonvolatile memory elements provided in one-to-one correspondence to the plurality of transistors, each of the nonvolatile memory elements A conductive connection electrode layer; a non-noble metal nitride and conductive lower electrode layer; an upper electrode layer formed above the lower electrode layer and made of a noble metal; and the lower electrode layer; A resistance change layer that is interposed between the upper electrode layer and reversibly changes its resistance value based on an electrical signal applied between the lower electrode layer and the upper electrode layer. And depositing the connection electrode layer, the lower electrode layer, the resistance change layer, the upper electrode layer, and a mask layer in this order, and using the resist layer as a mask for the mask layer.
  • the upper electrode layer, the resistance change layer, and the lower electrode layer may be formed into a predetermined shape by one etching using the mask layer as a mask.
  • the method for manufacturing a nonvolatile memory device includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines formed on the semiconductor substrate and arranged to intersect each other, and the plurality of word lines. And a plurality of transistors respectively provided corresponding to the intersections of the plurality of bit lines, and a plurality of nonvolatile memory elements provided in one-to-one correspondence to the plurality of transistors,
  • Each of the connection electrode layer has conductivity, an upper electrode layer formed above the connection electrode layer and made of a noble metal, and interposed between the connection electrode layer and the upper electrode layer, the connection electrode layer And a resistance change layer whose resistance value reversibly changes based on an electrical signal applied between the upper electrode layers, and the connection
  • the upper electrode layer and the resistance change layer may be formed into a predetermined shape by one etching using the mask layer as a mask.
  • the nonvolatile memory element of the present invention includes a lower electrode layer made of a non-noble metal nitride and having conductivity, an upper electrode layer formed above the lower electrode layer and made of a noble metal, the lower electrode layer, A resistance change layer that is interposed between the upper electrode layer and reversibly changes based on an electrical signal applied between the lower electrode layer and the upper electrode layer, and is formed below the lower electrode layer.
  • the upper electrode layer and the lower electrode layer are made of a different material and have a conductive connection electrode layer, and the connection electrode layer, the lower electrode layer, the resistance change layer, and the sidewalls of the upper electrode layer Have the same face.
  • the upper electrode layer may be made of Pt or Ir
  • the lower electrode layer may be made of TaN
  • the connection electrode layer may be made of TiAlN.
  • the thickness of the connection electrode layer is determined from the thickness of the mask layer by changing the thickness of the upper electrode layer from the thickness of the upper electrode layer during the three-layer etching step.
  • the film thickness obtained by multiplying the value divided by the etching rate by the etching rate of the mask layer at the time of the three-layer etching step and the film thickness of the resistance change layer are the resistance change layer at the time of the three-layer etching step.
  • the film thickness obtained by dividing the etching rate by the etching rate of the mask layer at the time of the three-layer etching process and the film thickness of the lower electrode layer are the lower electrode at the time of the three-layer etching process.
  • the connection electrode When removing the mask layer, the connection electrode is obtained by subtracting the film thickness obtained by multiplying the value obtained by dividing the layer etching rate by the etching rate of the mask layer in the three-layer etching step.
  • the three-layer etching step of the connection electrode layer The thickness of the upper electrode layer is larger than the thickness of the connection electrode layer multiplied by the etching rate in the step of removing the exposed region, and from the thickness of the mask layer, in the three-layer etching step.
  • a value obtained by multiplying the value obtained by dividing the etching rate of the upper electrode layer by the etching rate of the mask layer at the time of the three-layer etching step and the thickness of the resistance change layer are as follows.
  • the film thickness obtained by multiplying the value obtained by dividing the resistance change layer etching rate at the time by the etching rate of the mask layer during the three-layer etching step and the film thickness of the lower electrode layer are expressed as
  • the mask layer is removed by subtracting the thickness obtained by dividing the etching rate of the lower electrode layer during the etching process by the etching rate of the mask layer during the three-layer etching process.
  • the connection electrode When removing the mask layer to the value divided by the etching rate of the mask layer in the step of removing the region exposed in the three-layer etching step of the connection electrode layer, the connection electrode When removing the mask layer, the film thickness multiplied by the etching rate of the connection electrode layer in the step of removing the region of the layer not covered with the lower electrode layer and the film thickness of the upper electrode layer When removing the mask layer to a value divided by the etching rate of the upper electrode layer in the step of removing the region exposed in the three-layer etching step of the connection electrode layer, 3 layers It is characterized in that the film thickness is smaller than the film thickness obtained by adding the film thickness multiplied by the etching rate of the connection electrode layer in the process of removing the region exposed in the etching process.
  • the upper layer of the upper electrode layer functions as a mask layer without etching in the three-layer etching step, and when the mask layer is removed, the connection electrode layer is exposed in the three-layer etching step.
  • the connection electrode layer can also be reliably removed, and the connection electrode layer can be removed leaving the upper electrode layer.
  • the dimensional difference between the upper electrode layer and the lower electrode layer can be reduced, and a stable shape with a small shape shift can be obtained with certainty.
  • the upper electrode layer has a flat shape, and the contact to the upper electrode layer can be reliably connected, so that stable characteristics can be obtained.
  • the nonvolatile memory element of the present invention is interposed between the connection electrode layer, the upper electrode layer formed above the connection electrode layer, the connection electrode layer and the upper electrode layer, and the connection electrode layer And a resistance change layer whose resistance value reversibly changes based on an electrical signal applied between the upper electrodes, and the connection electrode layer is made of a material different from that of the upper electrode layer and has conductivity. And the side walls of the connection electrode layer, the resistance change layer, and the upper electrode layer have the same surface.
  • the upper electrode layer may be made of Pt or Ir
  • the connection electrode layer may be made of TiAlN.
  • the thickness of the connection electrode layer is the thickness of the upper electrode layer from the thickness of the mask layer, and the upper electrode layer at the time of the two-layer etching step.
  • the film thickness obtained by dividing the etching rate of the mask layer at the time of the two-layer etching step by the value divided by the etching rate and the film thickness of the variable resistance layer are the resistance change at the time of the two-layer etching step.
  • the connection electrode layer is obtained by subtracting the film thickness obtained by multiplying the value divided by the etching rate of the layer by the film thickness obtained by multiplying the etching rate of the mask layer during the two-layer etching process.
  • the two-layer etching process of the connection electrode layer when removing the mask layer to a value divided by the etching rate of the mask layer in the step of removing the region exposed in the two-layer etching step The thickness of the upper electrode layer from the film thickness of the mask layer is larger than the film thickness multiplied by the etching rate of the connection electrode layer in the step of removing the region exposed in step (2).
  • the thickness obtained by multiplying the value divided by the etching rate of the upper electrode layer at the time by the etching rate of the mask layer at the time of the two-layer etching step and the thickness of the resistance change layer are the two-layer etching step.
  • the mask layer When the mask layer is removed by subtracting the film thickness obtained by multiplying the value obtained by dividing the resistance change layer etching rate at the time by the etching rate of the mask layer at the time of the two-layer etching step. Further, when removing the mask layer to a value divided by the etching rate of the mask layer in the step of removing the region exposed in the two-layer etching step of the connection electrode layer, the connection electrode layer in front The thickness obtained by multiplying the etching rate of the connection electrode layer in the step of removing the region exposed in the two-layer etching step and the thickness of the upper electrode layer are determined when the mask layer is removed.
  • the two layers of the connection electrode layer The thickness is smaller than the sum of the thickness multiplied by the etching rate of the connection electrode layer in the step of removing the region exposed in the etching step.
  • the dimensional difference between the upper electrode layer and the connection electrode layer can be reduced, and a stable shape with a small shape shift can be obtained with certainty.
  • the upper electrode layer has a flat shape, and the contact to the upper electrode layer can be reliably connected, so that stable characteristics can be obtained.
  • the upper electrode layer functions as a mask layer without etching the upper electrode layer in the two-layer etching process, and when the mask layer is removed, the connection electrode layer is exposed in the two-layer etching process.
  • the connection electrode layer can also be reliably removed, and the connection electrode layer can be removed leaving the upper electrode layer.
  • At least one of the upper electrode layer and the lower electrode layer is made of Pt or Ir, and the connection electrode layer is made of TiAlN.
  • the upper electrode (upper electrode layer) and the lower electrode (lower electrode layer in contact with the resistance change layer or connection electrode layer in contact with the resistance change layer) Therefore, a stable shape with a small shape shift can be reliably obtained, and a stable characteristic can be obtained.
  • FIG. 1A is a perspective view schematically showing a configuration of a main part of a storage unit of the nonvolatile memory element according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a cross section taken along the line II of FIG.
  • FIG. 2 is a cross-sectional view showing a specific configuration of the nonvolatile memory device equipped with the nonvolatile memory element according to the first embodiment of the present invention.
  • 3A to 3C are cross-sectional views illustrating steps of the method for manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • 4A to 4C are cross-sectional views illustrating the steps of the method for manufacturing the nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 1A is a perspective view schematically showing a configuration of a main part of a storage unit of the nonvolatile memory element according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a
  • FIG. 5A is a perspective view schematically showing a configuration of a main part of the storage unit of the nonvolatile memory element according to the second embodiment of the present invention.
  • FIG. 5B is a cross-sectional view showing a cross section taken along the line II-II in FIG.
  • FIG. 6 is a cross-sectional view showing a specific configuration of a nonvolatile memory device equipped with a nonvolatile element according to the second embodiment of the present invention.
  • 7A to 7C are cross-sectional views illustrating the steps of the method for manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • 8A to 8C are cross-sectional views illustrating the steps of the method for manufacturing the nonvolatile memory device according to the second embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of the main part showing the configuration of a conventional nonvolatile memory element.
  • the nonvolatile memory element 10 of the present invention includes a connection electrode layer 4 and an upper electrode layer 1 formed above the lower electrode layer 3. .
  • a resistance change layer 2 is formed between the lower electrode layer 3 and the upper electrode layer 1.
  • FIG. 2 is a cross-sectional view showing a specific configuration of the nonvolatile memory device 100 on which the nonvolatile memory element 10 according to the first embodiment of the present invention is mounted.
  • a large number of nonvolatile memory elements are formed on the substrate, but only one nonvolatile memory element is shown here for the sake of simplification of the drawing.
  • a part of the diagram is enlarged for easy understanding.
  • a gate layer 13 and a source and drain layer 12 are formed on a substrate 11, and a first connected to the source and drain layer 12 is formed.
  • the contact 15 is formed so as to penetrate the first insulating layer 14.
  • the connection electrode layer 4 of the nonvolatile memory element 10 is connected to the first contact. That is, the nonvolatile memory element 10 in which the connection electrode layer 4, the lower electrode layer 3, the resistance change layer 2, and the upper electrode layer 1 are formed on the first contact is formed.
  • a second insulating layer 19 is formed so as to cover the gate layer 13, the source / drain layer 12, the first contact 15, and the nonvolatile memory element 10.
  • the wiring 18 is formed in a predetermined shape on the upper surface of the second insulating layer 19. Then, a second contact 16 and a third contact 17 are formed so as to penetrate the second insulating layer 19 and the first insulating layer 14, and the upper electrode of the nonvolatile memory element 10 is formed by the second contact 16.
  • the layer 1 is connected to the wiring 18, and the source and drain layers 12 are connected to the wiring 18 by the third contact 17.
  • the first predetermined resistance value and the second predetermined resistance value are associated with, for example, two values of binary data.
  • binary data can be written into the nonvolatile memory element 10 by applying the first or second predetermined electrical pulse to the resistance change layer 2. Further, by supplying a voltage or current that does not change the resistance value of the resistance change layer 2 to the nonvolatile memory element 10 and detecting the resistance value, the binary value written in the nonvolatile memory element 10 is detected. Data can be read out.
  • the resistance change layer 2 disposed between the lower electrode layer 3 and the upper electrode layer 1 functions as a memory unit.
  • a nonvolatile memory element 10 is connected to a transistor (voltage or current supply switch) composed of a gate layer 13, a source and a drain layer 12, and the nonvolatile memory element 10 is controlled by this transistor.
  • a transistor voltage or current supply switch
  • binary data can be written to the nonvolatile memory element 10 as described above, and further, the binary data written to the nonvolatile memory element 10 can be written as described above. Can be read.
  • FIGS. 3A to 3C and FIGS. 4A to 4C show the steps of the method for manufacturing the nonvolatile memory element 10 and the nonvolatile memory device 100 according to the first embodiment of the present invention. It is sectional drawing.
  • the first insulating layer 14 is formed, and the first insulating layer 14 is formed.
  • a first contact 15 that penetrates through and connects to the source and drain layers 12 is formed.
  • connection electrode layer 4, the lower electrode layer 3, and the non-volatile memory element 10 are formed on the first insulating layer 14 so as to cover the first contact 15.
  • the resistance change layer 2, the upper electrode layer 1, and the mask layer 23 are formed in this order.
  • connection electrode layer 4 exposed in the three-layer etching step is removed by a dry etching process.
  • the upper electrode layer 1, the resistance change layer 2, the lower electrode layer 3, and the connection electrode layer 4 are formed, and the upper electrode layer 1, the resistance change layer 2, and the lower electrode layer 3 are connected.
  • the non-volatile memory element 10 in which the side surfaces of the electrode layer 4 have the same surface shape is formed.
  • a second insulating layer 19 is further formed so as to cover the nonvolatile memory element 10, penetrates the second insulating layer 19, and the upper part of the nonvolatile memory element 10.
  • a third contact 17 that penetrates through the second contact 16, the second insulating layer 19, and the first insulating layer 14 connected to the electrode layer 1 and connects to the source and drain layers 12 is formed.
  • wirings 18 connected to the second contact 16 and the third contact 17 are formed on the upper surface of the first insulating layer 14.
  • the nonvolatile memory device 100 on which the nonvolatile memory element 10 shown in FIG. 2 is mounted is manufactured.
  • this nonvolatile memory element 10 for example, a nonvolatile memory device having a configuration of 1 transistor / 1 nonvolatile memory can be manufactured.
  • the TiAlN of the mask layer 23 is etched using a mixed gas of Ar, Cl, and trifluoromethane (CHF 3 ) using the resist film 24 as a mask.
  • the etching rate of Pt is 7.5 times that of TiAlN
  • the etching rate of TaO x is about 1 time that of TiAlN
  • the etching rate of TaN is about 10 times that of TiAlN. It is.
  • TiAlN as a mask layer is 100 nm
  • the connection electrode layer 4 should be set to 70 nm because it should be 51 nm or more.
  • the TiAlN of the mask layer 23 is removed using a mixed gas of Ar, Cl, and CHF 3 , and at the same time, the TiAlN of the connection electrode layer 4 is etched.
  • the first insulating layer 14 is stably etched by about 40 nm because of a slight over-etching. Further, by optimizing the overetch amount, the etch amount of the first insulating layer 14 can be reduced to 5 nm or less.
  • the upper region width 101 (shown in FIG. 1) where the resistance change layer 2 and the upper electrode layer 1 are in contact is 491 nm
  • the lower region width 102 where the resistance change layer 2 and the lower electrode layer 3 are in contact is 512 nm.
  • the dimensional error from the designed values of the upper region width 101 and the lower region width 102 can be within 12 nm
  • the area of the nonvolatile memory element 10 is the designed value. To a shape shift within 5%.
  • the charge of the etching plasma applied from the upper electrode side flows through the resistance change layer and flows to the lower electrode side.
  • This charge causes oxygen and vacancies in the resistance change layer to move, disturbing the oxygen concentration distribution, and causes characteristic deterioration unique to the resistance change memory device that causes variations in initial operation and operation characteristics.
  • a material having a higher standard electrode potential (for example, Pt or Ir) and a lower material (for example, TaN or Al) than the standard electrode potential of the metal included in the resistance change layer 2 are disposed on the upper electrode and the lower electrode, respectively.
  • the resistance can be selectively changed near the interface with the electrode having a high standard electrode potential, and stable operation can be realized.
  • connection electrode layer 4 may have a laminated structure of TiAlN and TiN. In this case, the same effect can be obtained even when TiAlN is 50 nm and TiN is 20 nm in the above structure. .
  • the mask layer 23 is not limited to TiAlN, and the etching rate of the connection electrode layer 4 and the mask layer 23 is lower when the upper electrode layer 1 or the lower electrode layer 3 is formed by etching. As long as the material has an etching rate of about 7.5 times or more than 7.5 times the etching rate, the combination of the above materials is not limited. For example, even when TiN is used as the mask layer 23, the same effect can be obtained.
  • the thickness (t ce ) of the connection electrode layer is set to the thickness (t ue ) of the upper electrode layer from the thickness (t m ) of the mask layer.
  • etching rate of the mask layer at the time of the three-layer etching step is obtained by dividing the film thickness (t r ) of the change layer by the etching rate (ER r ) of the resistance change layer at the time of the three-layer etching step.
  • connection electrode layer may be determined so that this relationship is established.
  • t ue1 , t r1 , and t le1 are converted into the thickness of the mask layer by converting the thickness of the upper electrode layer, the thickness of the variable resistance layer, and the thickness of the lower electrode layer, respectively, in consideration of the etch rate.
  • the equivalent film thickness. Therefore, t m1 is the remaining film thickness of the mask layer after completion of the three-layer etching process. Furthermore, t m2 is converted to the thickness of the connection electrode layer in consideration of the etch rate when the remaining mask layer is removed at the same time as the connection electrode layer.
  • the relational expression is that the first condition is that when all the mask layers remaining after the three-layer etching process are removed, the connection electrode layer is not lost first.
  • tue2 is the etching rate of the remaining thickness of the upper electrode layer when the connection electrode layer is further etched after removing the mask layer remaining after the completion of the three-layer etching process. Is a converted film thickness converted to the thickness of the connection electrode layer. Therefore, the relationship of the right side of the formula (1) is that the upper electrode layer is not lost first when all the connection electrode layers are removed after removing all the mask layers remaining after the end of the three-layer etching process. It is a relational expression as the second condition. In an actual process, in order to remove all the connection electrode layers in the region exposed in the three-layer etching step, overetching is necessary, and at this time, the first insulating layer 14 is slightly etched. Further, since a contact plug is formed in the upper electrode layer in order to make contact with the wiring with the upper layer, the remaining film thickness of the upper electrode layer needs to be about 15 to 20 nm or more.
  • FIG. 5A is a perspective view schematically showing a configuration of a main part of the storage unit of the nonvolatile memory element 20 according to the second embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing a cross section taken along line II-II.
  • the nonvolatile memory element 20 includes an upper electrode layer 1 formed above the connection electrode layer 4.
  • a resistance change layer 2 is formed between the connection electrode layer and the upper electrode layer 1.
  • FIG. 6 is a cross-sectional view showing a specific configuration of the nonvolatile memory device 200 on which the nonvolatile memory element 20 according to the second embodiment is mounted. Therefore, the upper electrode layer 1 formed above the connection electrode layer 4 is provided. Between these connection electrode layers and the upper electrode layer 1, a nonvolatile memory element 20 having a resistance change layer 2 is formed. In a normal case, a large number of nonvolatile memory elements are formed on the substrate, but only one nonvolatile memory element is shown here for the sake of simplification of the drawing. In addition, a part of the diagram is enlarged for easy understanding.
  • the other configuration of the nonvolatile memory device 200 is the same as that of the nonvolatile memory device 100, the same reference numerals are given and description thereof is omitted.
  • FIGS. 8 (a) to 8 (c) are cross sections showing the steps of the method for manufacturing the nonvolatile memory element 20 and the nonvolatile memory device 200 according to the second embodiment of the present invention. Although it is a figure, it is the same as that of the manufacturing method of the non-volatile memory element 10 and the non-volatile memory device 100 mentioned above except for the following point.
  • the difference from the manufacturing method of the nonvolatile memory element 10 and the nonvolatile memory device 100 is that the nonvolatile material is nonvolatile on the first insulating layer 14 so as to cover the first contact 15 in the step shown in FIG.
  • the connection electrode layer 4, the resistance change layer 2, the upper electrode layer 1, and the mask layer 23 constituting the memory element 20 are formed in this order. It is desirable that the mask layer 23 and the connection electrode layer 4 have the same etching rate.
  • both TiAlN were used.
  • the film thicknesses were set to 100 nm and 70 nm, respectively, as in the first embodiment.
  • the upper electrode layer 1 and the resistance change layer 2 are formed into a predetermined shape by a single etching using the mask layer 23 as a mask by a dry etching process. To do. This process is called a two-layer etching process.
  • the region exposed in the two-layer etching step of the connection electrode layer 4 is removed by a dry etching process.
  • the mask layer 23 is also removed at the same time, the upper electrode layer 1, the resistance change layer 2 and the connection electrode layer 4 are formed, and the side surfaces of the upper electrode layer 1, the resistance change layer 2 and the connection electrode layer 4 are the same surface.
  • a non-volatile memory element 20 having a shape is formed.
  • the above-described materials and film thicknesses may be used for the upper electrode layer 1, the resistance change layer 2, and the connection electrode layer 4, respectively. Similar to the nonvolatile memory element 10 and the nonvolatile memory device 100, it is possible to obtain an effect that a dimensional shift can be reduced.
  • the thickness (t ce ) of the connection electrode layer is set to the thickness (t ue ) of the upper electrode layer from the thickness (t m ) of the mask layer.
  • connection electrode layer Divided by the etch rate (ER m @ 2) of the mask layer at the time when the step of removing the area exposed in the layer etching process, in removing the mask layer, the second layer etching step of the connection electrode layer
  • T m to the value obtained by dividing the film thickness (t ue ) of the upper electrode layer by the etching rate (ER ue ) of the upper electrode layer at the time of the two-layer etching process.
  • the film thickness ( t ue ⁇ ER m1 / ER ue ) multiplied by the etching rate (ER m1 ) of the mask layer and the film thickness (t r ) of the resistance change layer at the time of the two-layer etching step
  • a process of removing the region exposed in the two-layer etching process of the connection electrode layer Divided by the etch rate (ER ue2) of said upper electrode layer at the time when the, when removing the mask layer, when the step of removing the exposed regions in the two-layer etching step of the connection electrode layer
  • connection electrode layer may be determined so that this relationship is established.
  • tue2 is the etching rate of the remaining film thickness of the upper electrode layer when the connection electrode layer is further etched after removing the mask layer remaining after the completion of the two-layer etching process. Is a converted film thickness converted to the thickness of the connection electrode layer. Therefore, the relationship of the right side of the formula (1) is that the upper electrode layer is not lost when the connection electrode layer is completely removed after removing the mask layer remaining after the end of the two-layer etching process. It is a relational expression as the second condition. In an actual process, in order to remove all the connection electrode layers in the region exposed in the three-layer etching step, overetching is necessary, and at this time, the first insulating layer 14 is slightly etched. Further, since a contact plug is formed in the upper electrode layer in order to make contact with the wiring with the upper layer, the remaining film thickness of the upper electrode layer needs to be about 15 to 20 nm or more.
  • the nonvolatile memory element and the nonvolatile memory device of the present invention are capable of high-speed operation and have stable rewriting characteristics, and various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. It is useful as a non-volatile memory element used in the above.

Abstract

　上部電極と下部電極の形状シフトを小さくした不揮発性記憶素子の製造方法であって、導電性を有する接続電極層（４）と非貴金属の窒化物からなりかつ導電性を有する下部電極層（３）と抵抗変化層（２）と貴金属からなる上部電極層（１）とマスク層（２３）をこの順に堆積させる工程と、マスク層（２３）を所定の形状に形成する工程と、マスク層（２３）をマスクとして上部電極層（１）と抵抗変化層（２）と下部電極層（３）をエッチングで所定の形状に形成する工程と、マスク層（２３）と接続電極層（４）の前記エッチングにより露出された領域とを同時に除去する工程とを有する。

Description

[規則37.2に基づきISAが決定した発明の名称]　不揮発性記憶素子、及び、不揮発性記憶素子又は不揮発性記憶装置の製造方法
　本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子、不揮発性記憶装置、及びそれらの製造方法に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、さらに大容量で、かつ不揮発性の記憶素子の要求が高まってきている。こうした要求に応えるための１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持し続ける材料を用いた記憶素子が注目されている。
　図９は、このような不揮発性記憶素子の従来例（例えば、特許文献１を参照。）の構成を示す要部断面図である。この不揮発性記憶素子は、図９に示すように、１つの抵抗体９３２および１つのスイッチング構造体（トランジスタ）を備えたメモリ素子（不揮発性記憶素子）であり、半導体基板９２０上ソース領域９２１ａおよびドレイン領域９２１ｂが形成され、ソース領域９２１ａとドレイン領域９２１ｂと接触する半導体基板９２０上にゲート絶縁層９２２とゲート電極９２３が形成され、層間絶縁膜９２４にコンタクトプラグ９２５が形成され、コンタクトプラグ９２５は下部電極９３１と電気的に接続され、下部電極９３１上には抵抗体９３２および上部電極９３３が順次形成されている。
　抵抗体９３２を構成する物質としては、ニッケル酸化物（ＮｉＯ）、チタン酸化物（ＴｉＯ2）、ハフニウム酸化物（ＨｆＯ）、ニオブ酸化物（ＮｂＯ2）、亜鉛酸化物（ＺｎＯ）、ジルコニウム酸化物（ＺｒＯ2）、タングステン酸化物（ＷＯ3）、コバルト酸化物（ＣｏＯ）、ＧＳＴ（Ｇｅ2Ｓｂ2Ｔｅ5）およびＰＣＭＯ（ＰｒxＣａ1-xＭｎＯ3）等が用いられている。このような遷移金属酸化物は、ある特定の電圧を印加されたときまたはある特定の電圧をある特定の印加方法により印加することで特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまで、その抵抗値を維持し続けることが知られている。
特開２００６－１３５３３５号公報
　上記従来例の不揮発性記憶素子には下部電極または上部電極として使用される電極材料が特に記載されていないが、抵抗体を可逆的に変化させる電極としてはある特定の制限があり、特定の材料に限られる。例えば一般的に難エッチング材料として代表的な白金（Ｐｔ）等を下部電極および上部電極、またはいずれかに使用し、上記従来例のような不揮発性記憶素子を作製すると、抵抗変化しやすくなり不揮発性記憶素子の特性が安定するが、Ｐｔは難エッチング材料のため、従来のレジストをマスクとするとエッチング中にレジストはエッチングされ寸法が減少し、Ｐｔはテーパー形状となるため上部電極と下部電極の寸法差が大きくなって、抵抗体の形状のシフトが大きくなり、不揮発性記憶素子の特性のばらつきが大きくなる傾向がある。
　また、Ｐｔをエッチングする際のマスクとしてレジストよりエッチングレートが低い導電性の材料を用いると、エッチング後のＰｔの形状、上部電極と下部電極の寸法差、抵抗体の形状のシフトは改善される傾向にあるがマスクはテーパー形状となり、この状態で上部電極側へのコンタクトを接続させる場合、コンタクトの接続部が平坦でないため、接続部が不安定になり特性ばらつきの原因となる。
　そのため、マスクを除去しなければならないが、マスク除去のエッチングにより不揮発性記憶素子の下方にある層間膜までエッチングされ層間膜の掘れ量のコントロールが困難なため、不揮発性記憶素子の形状がばらつき、特性のばらつきが大きくなる。
　本発明は上記の従来の課題を解決するもので、難エッチング材料を下部電極および上部電極、またはいずれかに使用しても層間膜の掘れ量のコントロール可能な不揮発性素子の製造方法、および当該製造方法により作成された形状ばらつきの小さい不揮発性記憶素子および、当該不揮発性記憶素子を備える不揮発性記憶装置を提供することを目的とする。
　上述した課題を解決するために、本発明の不揮発性記憶素子の製造方法は、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程とを含む。
　さらに、前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成してもよい。
　さらに、前記マスク層の前記３層エッチング工程の時のエッチングレートは、少なくとも前記３層エッチング工程の時の前記レジスト膜のエッチングレートより小さくてもよい。
　また、本発明の不揮発性記憶素子の製造方法は、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程とを含む。
　さらに、前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成してもよい。
　さらに、前記マスク層の前記２層エッチング工程の時のエッチングレートは、少なくとも前記２層エッチング工程の時の前記レジスト膜のエッチングレートより小さくてもよい。
　また、上記発明に係る不揮発性記憶素子の製造方法において、前記接続電極層は前記マスク層と同一のエッチングレートを有する材料または、前記マスク層と同一の材料により構成されていてもよい。
　このような製造方法を用いることにより、マスク層の除去の際に、不揮発性記憶素子の下方にある層間膜を覆っている接続電極層も同時にエッチング除去されるため、前記層間膜の掘れ量を少なくコントロールすることができ、抵抗変化層に接している上部電極層と下部電極層の寸法差または、抵抗変化層に接している上部電極層と接続電極層の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができる。さらにマスク層が除去されているため、上部電極層は平坦な形状となり上部電極層へのコンタクトを確実に接続させることが可能となり、安定した特性を得ることができる。
　さらに、上記発明に係る不揮発性記憶素子の製造方法において、前記上部電極層はＰｔまたはイリジウム（Ｉｒ）から構成されていてもよい。また下部電極層を形成する場合、前記下部電極層はＴａＮから構成されていてもよい。さらに、前記接続電極層および前記マスク層はチタンアルミニウム窒化物（ＴｉＡｌＮ）から構成されていてもよい。
　このような製造方法を用いることにより、上記３層エッチング工程または上記２層エッチング工程において、アルゴン（Ａｒ）と塩素（Ｃｌ）を主成分とする混合ガスを用いた場合のＰｔのエッチングレートはＴｉＡｌＮのエッチングレートの約７．５倍であり、ＴｉＡｌＮはＰｔをエッチングする際のマスク層として十分機能を有する。また、Ｉｒでも同程度のエッチングレートを有するため、同様の機能を有する。また、ＴｉＡｌＮは導電性を有し、接続電極層としても十分な機能を有する。
　本発明の不揮発性記憶装置の製造方法は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程と、前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程とを含む。
　さらに、前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成してもよい。
　また、本発明の不揮発性記憶装置の製造方法は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程と前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程とを含む。
　さらに、前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成してもよい。
　本発明の不揮発性記憶素子は、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記下部電極層の下方に形成され、前記上部電極層および前記下部電極層とは異なる材料からなり、導電性を有する接続電極層とを備え、前記接続電極層と前記下部電極層と前記抵抗変化層と前記上部電極層の側壁が同一の面を有する。
　さらに、上記発明に係る不揮発性記憶素子において、前記上部電極層はＰｔまたはＩｒからなり、前記下部電極層はＴａＮからなり、前記接続電極層はＴｉＡｌＮから構成されていてもよい。
　さらに、上記発明に係る不揮発性記憶素子において前記接続電極層の膜厚は、前記マスク層の膜厚から、前記上部電極層の膜厚を、前記３層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記抵抗変化層の膜厚を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記下部電極層の膜厚を、前記３層エッチング工程の時の前記下部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚とを引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚より厚く、前記マスク層の膜厚から、前記上部電極層の膜厚を、前記３層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記抵抗変化層の膜厚を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記下部電極層の膜厚を、前記３層エッチング工程の時の前記下部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚とを引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記下部電極層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と、前記上部電極層の膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚とを足した膜厚より薄いことを特徴とする。
　このような構成にすることにより、３層エッチング工程において上部電極層の上面をエッチングすることなくマスク層として機能し、さらにマスク層を除去する際に、接続電極層の３層エッチング工程で露出された領域を除去する工程において、マスク層を確実に除去した時に、接続電極層も確実に除去することができ、上部電極層を残し接続電極層を除去することができる。
　さらに、上部電極層と下部電極層の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができる。さらに上部電極層は平坦な形状となり上部電極層へのコンタクトを確実に接続させることが可能となり、安定した特性を得ることができる。
　また、本発明の不揮発性記憶素子は接続電極層と、前記接続電極層より上方に形成された上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記接続電極層は上部電極層とは異なる材料からなり、導電性を有することを備え、前記接続電極層と前記抵抗変化層と前記上部電極層の側壁が同一の面を有する。
　さらに、上記発明に係る不揮発性記憶素子は、前記上部電極層はＰｔまたはＩｒからなり、前記接続電極層はＴｉＡｌＮから構成されていてもよい。
　さらに、上記発明に係る不揮発性記憶素子において、前記接続電極層の膜厚は、前記マスク層の膜厚から、前記上部電極層の膜厚を、前記２層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記抵抗変化層の膜厚を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚とを引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚より厚く、前記マスク層の膜厚から、前記上部電極層の膜厚を、前記２層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、前記抵抗変化層の膜厚を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚とを引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と、前記上部電極層の膜厚を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚とを足した膜厚より薄いことを特徴とする。
　このような構成にすることにより、上部電極層と接続電極層の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができる。さらに上部電極層は平坦な形状となり上部電極層へのコンタクトを確実に接続させることが可能となり、安定した特性を得ることができる。
　このような構成にすることにより、２層エッチング工程において上部電極層の上面をエッチングすることなくマスク層として機能し、さらにマスク層を除去する際に、接続電極層の２層エッチング工程で露出された領域を除去する工程において、マスク層を確実に除去した時に、接続電極層も確実に除去することができ、上部電極層を残し接続電極層を除去することができる。
　また、上記発明に係る不揮発性記憶素子において、少なくとも前記上部電極層または前記下部電極層のいずれかはＰｔまたはＩｒからなり、前記接続電極層はＴｉＡｌＮから構成されているのが好ましい。
　本発明の不揮発性記憶素子、不揮発性記憶装置およびそれらの製造方法によれば、上部電極（上部電極層）と下部電極（抵抗変化層と接する下部電極層または抵抗変化層と接する接続電極層）の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができ、安定した特性を得ることができる。
　（本願の技術的背景に関する情報）
　２００８年５月８日に出願された出願番号２００８－１２１９４８の日本出願の明細書、図面および特許請求の範囲における開示は、その全体を、参照用として、本願に取り込む。
図１（ａ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図である。図１（ｂ）は、図１（ａ）のＩ－Ｉ線に沿った断面を示す断面図である。 図２は、本発明の第１の実施の形態に係る不揮発性記憶素子を搭載した不揮発性記憶装置の具体的な構成を示す断面図である。 図３（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図である。 図４（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図である。 図５（ａ）は、本発明の第２の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図である。図５（ｂ）は、図５（ａ）のＩＩ－ＩＩ線に沿った断面を示す断面図である。 図６は、本発明の第２の実施の形態に係る不揮発性素子を搭載した不揮発性記憶装置の具体的な構成を示す断面図である。 図７（ａ）から（ｃ）は、本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図である。 図８（ａ）から（ｃ）は、本発明の第２の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図である。 図９は、従来例の不揮発性記憶素子の構成を示す要部断面図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。
　（第１の実施の形態）
　図１（ａ）は本発明の実施の形態に係る不揮発性記憶素子１０の記憶部の要部の構成を模式的に示す斜視図であり、図１（ｂ）は、図１（ａ）のＩ－Ｉ線に沿った断面を示す断面図である。
　図１（ａ）および図１（ｂ）に示すように、本発明の不揮発性記憶素子１０は、接続電極層４と、下部電極層３より上方に形成された上部電極層１を備えている。これらの下部電極層３と上部電極層１との間には、抵抗変化層２が形成されている。
　図２は、本発明の第１の実施の形態に係る不揮発性記憶素子１０を搭載した不揮発性記憶装置１００であり、具体的な構成を示す断面図である。なお、通常の場合、基板上には多数の不揮発性記憶素子が形成されるが、図面の簡略化のため、ここでは１個の不揮発性記憶素子のみが図示されている。また、理解しやすいように、一部を拡大して示している。
　図２に示すように、本実施の形態の不揮発性記憶装置１００は、基板１１上にゲート層１３と、ソースおよびドレイン層１２が形成されており、そのソースおよびドレイン層１２と接続する第１のコンタクト１５が第１の絶縁層１４を貫通するように形成されている。その第１のコンタクトに不揮発性記憶素子１０の接続電極層４が接続するように形成されている。すなわち第１のコンタクト上に接続電極層４、下部電極層３、抵抗変化層２、上部電極層１が形成された不揮発性記憶素子１０が形成されている。そして、これらゲート層１３、ソースおよびドレイン層１２、第１のコンタクト１５、不揮発性記憶素子１０を覆うように第２の絶縁層１９が形成されている。
　第２の絶縁層１９の上面には配線１８が所定の形状に形成されている。そして、第２の絶縁層１９および第１の絶縁層１４を貫通するように第２のコンタクト１６および第３のコンタクト１７が形成され、この第２のコンタクト１６によって不揮発性記憶素子１０の上部電極層１が配線１８に接続され、第３のコンタクト１７によってソースおよびドレイン層１２が配線１８に接続されている。
　以上のように構成された不揮発性記憶素子１０および不揮発性記憶装置１００の動作を次に説明する。
　この不揮発性記憶素子１０においては、下部電極層３と上部電極層１との間に第１の所定の電気的パルス（電流パルス又は電圧パルス）を印加する。この場合、下部電極層３と上部電極層１との間に配されている抵抗変化層２にこの電気的パルスが印加されることになる。これにより、この抵抗変化層２が第１の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極層３と上部電極層１との間に第２の所定の電気的パルスを印加すると、抵抗変化層２の抵抗値が第２の所定の抵抗値となり、その状態を維持する。
　ここで、第１の所定の抵抗値と第２の所定の抵抗値とを、例えば２値データの２つの値にそれぞれ対応させる。その結果、第１又は第２の所定の電気的パルスを抵抗変化層２に印加することにより、不揮発性記憶素子１０に２値データを書き込むことができる。また、不揮発性記憶素子１０に対し、抵抗変化層２の抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子１０に書き込まれた２値データを読み出すことができる。
　このように、下部電極層３と上部電極層１との間に配されている抵抗変化層２が、記憶部として機能することになる。
　この不揮発性記憶装置１００においては、ゲート層１３、ソースおよびドレイン層１２からなるトランジスタ（電圧または電流供給スイッチ）に不揮発性記憶素子１０が接続されており、このトランジスタにより不揮発性記憶素子１０に制御された電圧または電流を印加することで、上述したような不揮発性記憶素子１０に２値のデータを書き込むことができ、さらに上述したように不揮発性記憶素子１０に書き込まれた２値のデータを読み出すことができる。
　次に、不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法について説明する。
　図３（ａ）から（ｃ）及び図４（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法の工程を示す断面図である。
　図３（ａ）に示す工程において、従来の半導体プロセスを用いて基板１１上にゲート層１３、ソースおよびドレイン層１２を形成後、第１の絶縁層１４を形成し、第１の絶縁層１４を貫通しソースおよびドレイン層１２と接続する第１のコンタクト１５を形成する。
　次に、図３（ｂ）に示す工程において、第１のコンタクト１５を被覆するように第１の絶縁層１４上に、不揮発性記憶素子１０を構成する接続電極層４、下部電極層３、抵抗変化層２、上部電極層１、マスク層２３をこの順に形成させる。
　なお、ここでは、所定の形状にエッチングされた状態だけではなく、成膜後まだエッチングされていない状態をも含めて、接続電極層４、下部電極層３、抵抗変化層２、上部電極層１およびマスク層２３と呼んでいる。
　次に、図３（ｃ）に示す工程において、通常の露光プロセス及び現像プロセスによって、所定の形状にレジスト膜２４を形成し、レジスト膜２４をマスクとしてドライエッチングプロセスにより所定の形状にマスク層２３を形成する。
　次に、図４（ａ）に示す工程において、レジスト膜２４を除去後、マスク層２３をマスクとしてドライエッチングプロセスにより上部電極層１、抵抗変化層２および下部電極層３を１回のエッチングにより所定の形状に形成する（このプロセスを３層エッチング工程という）。１回のエッチングで加工することにより、工程の簡略化が図れる。なお、上部電極層１、抵抗変化層２および下部電極層３は、それぞれ同じマスク層２３を用いて、別々のエッチングプロセスで加工してもよい。その場合、工程は少し複雑になるが、それぞれの膜の加工に最適なエッチング条件を適用することができる。
　次に、図４（ｂ）に示す工程において、３層エッチング工程で露出された接続電極層４をドライエッチングプロセスにより除去する。その際、マスク層２３も同時に除去するため上部電極層１、抵抗変化層２、下部電極層３および接続電極層４から構成され、上部電極層１と抵抗変化層２と下部電極層３と接続電極層４の側面が同一の面の形状を有する不揮発性記憶素子１０が形成される。
　次に、図４（ｃ）に示す工程において、さらに不揮発性記憶素子１０を覆うように第２の絶縁層１９を形成し、第２の絶縁層１９を貫通し、不揮発性記憶素子１０の上部電極層１と接続する第２のコンタクト１６および第２の絶縁層１９および第１の絶縁層１４を貫通し、ソースおよびドレイン層１２と接続する第３のコンタクト１７を形成する。次に、第１の絶縁層１４の上面に第２のコンタクト１６および第３のコンタクト１７にそれぞれ接続される配線１８を形成する。
　このようにして、図２に示す不揮発性記憶素子１０が搭載された不揮発性記憶装置１００が製造される。この不揮発性記憶素子１０を用いて、例えば１トランジスタ／１不揮発性記憶部の構成からなる不揮発性記憶装置を作製することができる。
　このような製造方法とすることにより、上部電極層１と下部電極層３の寸法差が小さい同一形状の不揮発性記憶素子１０を得ることができるため、安定的な特性を有する不揮発性記憶装置１００が得られる。なお、本実施の形態の場合には、従来の不揮発性記憶素子の記憶部を製造する場合のプロセスをほとんど変更せずに適用することができるため、より高性能で、安価な不揮発性記憶素子および不揮発性記憶装置を安定して得ることができる。
　次に、本発明の第１の実施の形態に係る不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法を以下に具体的に示す。
　図３（ｂ）に示す工程において、上部電極層１にＰｔを１００ｎｍ堆積し、下部電極層３としてＴａＮを５０ｎｍ堆積した場合に、マスク層２３としてＴｉＡｌＮを１００ｎｍ堆積し、接続電極層４としてＴｉＡｌＮを７０ｎｍ堆積し、抵抗変化層２としてＴａＯx（０．８≦ｘ≦１．９）を３０ｎｍ堆積させた。
　次に、図３（ｃ）に示す工程において、レジスト膜２４をマスクとしてＡｒとＣｌとトリフルオロメタン（ＣＨＦ3）の混合ガスを用いてマスク層２３のＴｉＡｌＮをエッチングする。
　次に、図４（ａ）に示す工程において、ＡｒとＣｌを主成分とする混合ガスを用いて上部電極層１のＰｔと抵抗変化層２のＴａＯxと下部電極層３のＴａＮをエッチングする。この際、ＰｔのエッチングレートはＴｉＡｌＮのエッチングレートの７．５倍であり、ＴａＯxのエッチングレートはＴｉＡｌＮのエッチングレートの約１倍であり、ＴａＮのエッチングレートはＴｉＡｌＮのエッチングレートの約１０倍である。このため、マスク層としてのＴｉＡｌＮは１００ｎｍであるので、安定した形状を得ることができる。さらにマスク層を１００ｎｍとしたので、接続電極層４は５１ｎｍ以上あればよいので７０ｎｍとした。
　次に、図４（ｂ）に示す工程において、ＡｒとＣｌとＣＨＦ3の混合ガスを用いてマスク層２３のＴｉＡｌＮを除去すると同時に、接続電極層４のＴｉＡｌＮをエッチングする。このとき、若干のオーバーエッチングをするため第１の絶縁層１４は安定して約４０ｎｍ程度エッチングされる。さらにオーバーエッチ量を最適化することにより、第１の絶縁層１４のエッチ量を５ｎｍ以下にすることができる。
　上記のようなドライエッチングプロセスにより、抵抗変化層２と上部電極層１が接する上部領域幅１０１（図１に示す）は４９１ｎｍ、抵抗変化層２と下部電極層３が接する下部領域幅１０２は５１２ｎｍ（いずれも設計値５００ｎｍ）の大きさに形成され、上部領域幅１０１と下部領域幅１０２の設計値からの寸法誤差は１２ｎｍ以内とすることができ、不揮発性記憶素子１０の面積としては設計値から５％以内の形状シフトに抑えることができる。
　下部電極をエッチングしている際に、上部電極側から印加されたエッチングプラズマの電荷は、抵抗変化層を流れ下部電極側へ流れる。この電荷により抵抗変化層内の酸素や空孔が移動し酸素濃度分布が乱れ、初期動作や動作特性にばらつきを生じさせる抵抗変化型記憶装置特有の特性劣化が生じる。
　この際、下部電極として、ＴａＮ等のＰｔに比べエッチングが容易な材料を用いることで、エッチング時間の短縮、もしくはエッチングパワーの低減が可能となる。これにより、下部電極をエッチングする際の抵抗変化層へ印加されるエッチングプラズマの電荷を低減することが可能となり、初期動作や動作特性のばらつきを低減することが可能となる。
　また、上部電極と下部電極に、それぞれ抵抗変化層２に含まれる金属の標準電極電位より、標準電極電位が高い材料（例えばＰｔやＩｒ等）と低い材料（例えばＴａＮやＡｌ等）を配置することにより、標準電極電位が高い電極との界面近傍で選択的に抵抗変化を起こす事ができ、安定動作を実現できる。
　なお、接続電極層４はＴｉＡｌＮとＴｉＮの積層構造からなっていてもよく、この場合、上記のような構造においてＴｉＡｌＮは５０ｎｍであり、ＴｉＮは２０ｎｍであっても同様の効果を得ることができる。さらに、マスク層２３としてＴｉＡｌＮに限らず、上部電極層１または下部電極層３をエッチングにより形成する際に、接続電極層４およびマスク層２３のエッチングレートが下部電極層３または前記上部電極層１のエッチングレートより７．５倍程度もしくは、７．５倍以上のエッチングレートを有する材料であれば、上述の材料の組み合わせに限らない。たとえばマスク層２３としてＴｉＮを用いても同様の効果を得ることができる。
　さらに、上部電極層１または下部電極層３にＰｔではなく、Ｉｒを用いても同様の効果を得ることができる。
　第１の実施の形態の不揮発性記憶素子において、前記接続電極層の膜厚（ｔce）は、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記３層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔue1＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔr1＝ｔr×ＥＲm1／ＥＲr）と、前記下部電極層の膜厚（ｔle）を、前記３層エッチング工程の時の前記下部電極層のエッチングレート（ＥＲle）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔle1＝ｔle×ＥＲm1／ＥＲle）と、を引いた膜厚（ｔm1＝ｔm－ｔue1－ｔr1－ｔle1）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚(ｔm2＝ｔm1×ＥＲce／ＥＲm2)より厚く、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記３層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔr×ＥＲm1／ＥＲr）と、前記下部電極層の膜厚（ｔle）を、前記３層エッチング工程の時の前記下部電極層のエッチングレート（ＥＲle）で割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートＥＲm1）を掛けた膜厚（＝ｔle×ＥＲm1／ＥＲle）と、を引いた膜厚（ｔm1＝ｔm－ｔue×ＥＲm1／ＥＲue－ｔr×ＥＲm1／ＥＲr－ｔle×ＥＲm1／ＥＲle）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記下部電極層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚(＝ｔm1×ＥＲce／ＥＲm2)と、前記上部電極層の膜厚（ｔue）を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレート（ＥＲue2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔue2＝ｔue×ＥＲce／ＥＲue2）とを足した膜厚（＝ｔm2＋ｔue2）より薄いことを特徴とする。
　つまり、
　　ｔm2＜ｔce＜ｔm2＋ｔue2　 （１）
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
　ここで、ｔue1、ｔr1、ｔle1、はそれぞれ、エッチレートを考慮して、上部電極層の膜厚、抵抗変化層の膜厚、下部電極層の膜厚をマスク層の膜厚に換算した換算膜厚である。したがって、ｔm1は、３層エッチング工程終了後のマスク層の残膜厚である。さらに、ｔm2は、残ったマスク層を、接続電極層と同時に除去する際、エッチレートを考慮して、接続電極層の膜厚に換算したもので、（１）式の左辺の関係は、３層エッチング工程終了後に残ったマスク層をすべて除去した時、接続電極層が先になくなっていないことを、第１の条件とする関係式である。
　また、（１）式の右辺において、ｔue2は、３層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をさらにエッチングした際の上部電極層の残膜厚を、エッチレートを考慮して、接続電極層の膜厚に換算した換算膜厚である。したがって、（１）式の右辺の関係は、３層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をすべて除去した際に、上部電極層が先になくなっていないことを、第２の条件とする関係式である。実際のプロセスにおいては、前記３層エッチング工程で露出された領域の接続電極層をすべて除去するため、オーバーエッチが必要であり、その際、第１の絶縁層１４が若干エッチングされる。また上部電極層には、さらに上層との配線とコンタクトを取るためにコンタクトプラグを形成するので、上部電極層の残膜厚としては、１５～２０ｎｍ程度以上は必要である。
　（第２の実施の形態）
　図５（ａ）は本発明の第２の実施の形態に係る不揮発性記憶素子２０の記憶部の要部の構成を模式的に示す斜視図であり、図５（ｂ）は図５（ａ）のＩＩ－ＩＩ線に沿った断面を示す断面図である。
　図５（ａ）および図５（ｂ）に示すように、不揮発性記憶素子２０は、接続電極層４より上方に形成された上部電極層１を備えている。これらの接続電極層と上部電極層１との間には、抵抗変化層２が形成されている。
　また、図６は、同じく第２の実施の形態に係る不揮発性記憶素子２０を搭載した不揮発性記憶装置２００であり、具体的な構成を示す断面図である。そのため、接続電極層４より上方に形成された上部電極層１を備えている。これらの接続電極層と上部電極層１との間には、抵抗変化層２が形成された不揮発性記憶素子２０となっている。なお、通常の場合、基板上には多数の不揮発性記憶素子が形成されるが、図面の簡略化のため、ここでは１個の不揮発性記憶素子のみが図示されている。また、理解しやすいように、一部を拡大して示している。
　なお、不揮発性記憶装置２００のその他の構成については、不揮発性記憶装置１００の場合と同様であるので、同一符号を付して説明を省略する。
　図７（ａ）から（ｃ）及び図８（ａ）から（ｃ）は本発明の第２の実施の形態に係る不揮発性記憶素子２０および不揮発性記憶装置２００の製造方法の工程を示す断面図であるが、次の点を除いて、上述した不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法と同様である。
　不揮発性記憶素子１０および不揮発性記憶装置１００の製造方法と異なる点は、図７（ｂ）に示す工程において、第１のコンタクト１５を被覆するように第１の絶縁層１４上に、不揮発性記憶素子２０を構成する接続電極層４、抵抗変化層２、上部電極層１、マスク層２３をこの順に形成させることである。マスク層２３と接続電極層４は同程度のエッチングレートを有することが望ましい。ここでは、ともにＴｉＡｌＮを用いた。膜厚は、第１の実施の形態と同様に、それぞれ１００ｎｍおよび７０ｎｍとした。
　次に、図８（ａ）に示す工程において、レジスト膜２４を除去後、マスク層２３をマスクとしてドライエッチングプロセスにより上部電極層１、抵抗変化層２を１回のエッチングにより所定の形状に形成する。このプロセスを２層エッチング工程という。
　次に、図８（ｂ）に示す工程において、ドライエッチングプロセスにより接続電極層４の２層エッチング工程で露出された領域を除去する。その際、マスク層２３も同時に除去するため上部電極層１、抵抗変化層２および接続電極層４から構成され、上部電極層１と抵抗変化層２と接続電極層４の側面が同一の面の形状を有する不揮発性記憶素子２０が形成される。
　このとき、接続電極層４は不揮発性記憶素子２０において下部電極として機能する。
　なお、第２の実施の形態に係る不揮発性記憶素子２０および不揮発性記憶装置２００においても、上部電極層１、抵抗変化層２および接続電極層４にそれぞれ上述した材料および膜厚を用いても不揮発性記憶素子１０および不揮発性記憶装置１００と同様に寸法シフトを小さくすることができる等の効果を得ることができる。
　第２の実施の形態の不揮発性記憶素子において、前記接続電極層の膜厚（ｔce）は、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記２層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔue1＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（ｔr1＝ｔr×ＥＲm1／ＥＲr）とを引いた膜厚（ｔm1＝ｔm－ｔue1－ｔr1）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚(ｔm2＝ｔm1×ＥＲce／ＥＲm2)より厚く、前記マスク層の膜厚（ｔm）から、前記上部電極層の膜厚（ｔue）を、前記２層エッチング工程の時の前記上部電極層のエッチングレート（ＥＲue）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔue×ＥＲm1／ＥＲue）と、前記抵抗変化層の膜厚（ｔr）を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレート（ＥＲr）で割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレート（ＥＲm1）を掛けた膜厚（＝ｔr×ＥＲm1／ＥＲr）と、を引いた膜厚（ｔm1＝ｔm－ｔue×ＥＲm1／ＥＲue－ｔr×ＥＲm1／ＥＲr）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレート（ＥＲm2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記下部電極層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚(＝ｔm1×ＥＲce／ＥＲm2)と、前記上部電極層の膜厚（ｔue）を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレート（ＥＲue2）で割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレート（ＥＲce）を掛けた膜厚（ｔue2＝ｔue×ＥＲce／ＥＲue2）とを足した膜厚（＝ｔm2＋ｔue2）より薄いことを特徴とする。
　つまり、
　　ｔm2＜ｔce＜ｔm2＋ｔue2　 (２)
の関係が成り立つよう、接続電極層の膜厚（ｔce）を決定すればよい。
　ここで、ｔue1、ｔr1、はそれぞれ、エッチレートを考慮して、上部電極層の膜厚、抵抗変化層の膜厚をマスク層の膜厚に換算した換算膜厚である。したがって、ｔm1は、２層エッチング工程終了後のマスク層の残膜厚である。さらに、ｔm2は、残ったマスク層を、接続電極層と同時に除去する際、エッチレートを考慮して、接続電極層の膜厚に換算したもので、（２）式の左辺の関係は、２層エッチング工程終了後に残ったマスク層をすべて除去した時、接続電極層が先になくなっていないことを、第１の条件とする関係式である。
　また、（２）式の右辺において、ｔue2は、２層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をさらにエッチングした際の上部電極層の残膜厚を、エッチレートを考慮して、接続電極層の膜厚に換算した換算膜厚である。したがって、（１）式の右辺の関係は、２層エッチング工程終了後に残ったマスク層をすべて除去した後、接続電極層をすべて除去した際に、上部電極層が先になくなっていないことを、第２の条件とする関係式である。実際のプロセスにおいては、前記３層エッチング工程で露出された領域の接続電極層をすべて除去するため、オーバーエッチが必要であり、その際、第１の絶縁層１４が若干エッチングされる。また上部電極層には、さらに上層との配線とコンタクトを取るためにコンタクトプラグを形成するので、上部電極層の残膜厚としては、１５～２０ｎｍ程度以上は必要である。
　本発明の不揮発性記憶素子および不揮発性記憶装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリーカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
　１　　上部電極層
　２　　抵抗変化層
　３　　下部電極層
　４　　接続電極層
　１０、２０　　不揮発性記憶素子
　１１　　基板
　１２　　ソースおよびドレイン層
　１３　　ゲート層
　１４　　第１の絶縁層
　１５　　第１のコンタクト
　１６　　第２のコンタクト
　１７　　第３のコンタクト
　１８　　配線
　１９　　第２の絶縁層
　２３　　マスク層
　２４　　レジスト膜
　１００、２００　　不揮発性記憶装置
　１０１　　上部領域幅
　１０２　　下部領域幅
　９２０　　半導体基板
　９２１ａ　　ソース領域
　９２１ｂ　　ドレイン領域
　９２２　　ゲート絶縁層
　９２３　　ゲート電極
　９２４　　層間絶縁膜
　９２５　　コンタクトプラグ
　９３１　　下部電極
　９３２　　抵抗体
　９３３　　上部電極

Claims (20)

  1. 　導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、
    　前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
    　前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
    　前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、
    　前記マスク層と、前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程と
    　を含む不揮発性記憶素子の製造方法。
  2. 　前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成する
    　ことを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
  3. 　前記マスク層の前記３層エッチング工程の時のエッチングレートは、少なくとも前記３層エッチング工程の時の前記レジスト膜のエッチングレートより小さい
    　ことを特徴とする請求項１または請求項２に記載の不揮発性記憶素子の製造方法。
  4. 　前記上部電極層はＰｔまたはＩｒからなり、前記下部電極層はＴａＮからなり、前記接続電極層はＴｉＡｌＮからなる
    　ことを特徴とする請求項１から請求項３のいずれか１項に記載の不揮発性記憶素子の製造方法。
  5. 　導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、
    　前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
    　前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
    　前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、
    　前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域とを同時に除去する工程と
    　を含む不揮発性記憶素子の製造方法。
  6. 　前記２層エッチング工程において、
    　前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成する
    　ことを特徴とする請求項５に記載の不揮発性記憶素子の製造方法。
  7. 　前記マスク層の前記２層エッチング工程の時のエッチングレートは、少なくとも前記２層エッチング工程の時の前記レジスト膜のエッチングレートより小さい
    　ことを特徴とする請求項５または請求項６に記載の不揮発性記憶素子の製造方法。
  8. 　前記上部電極層はＰｔまたはＩｒからなり、前記接続電極層はＴｉＡｌＮからなる
    　ことを特徴とする請求項５から請求項７のいずれか１項に記載の不揮発性記憶素子の製造方法。
  9. 　前記接続電極層は前記マスク層と同一のエッチングレートを有する
    　ことを特徴とする請求項１から請求項８のいずれか１項に記載の不揮発性記憶素子の製造方法。
  10. 　前記接続電極層は前記マスク層と同一の材料により構成されている
    　ことを特徴とする請求項１から請求項９のいずれか１項に記載の不揮発性記憶素子の製造方法。
  11. 　半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    　前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、
    　前記接続電極層、前記下部電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
    　前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
    　前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層をエッチングで所定の形状に形成する３層エッチング工程と、
    　前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程と、
    　前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程と
    　を含む不揮発性記憶装置の製造方法。
  12. 　前記３層エッチング工程において、前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、および前記下部電極層を１回のエッチングで所定の形状に形成する
    　ことを特徴とする請求項１１に記載の不揮発性記憶装置の製造方法。
  13. 　半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    　前記不揮発性記憶素子のそれぞれは、導電性を有する接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶装置の製造方法において、
    　前記接続電極層、前記抵抗変化層、前記上部電極層、およびマスク層をこの順に堆積させる工程と、
    　前記マスク層をレジスト膜をマスクとして所定の形状に形成する工程と、
    　前記所定の形状に形成されたマスク層をマスクとして前記上部電極層、および前記抵抗変化層をエッチングで所定の形状に形成する２層エッチング工程と、
    　前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域とを同時に除去する工程と、
    　前記接続電極層及び前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に形成する工程と
    　を含む不揮発性記憶装置の製造方法。
  14. 　前記２層エッチング工程において、前記マスク層をマスクとして前記上部電極層、および前記抵抗変化層を１回のエッチングで所定の形状に形成する
    　ことを特徴とする請求項１３に記載の不揮発性記憶装置の製造方法。
  15. 　非貴金属の窒化物からなりかつ導電性を有する下部電極層と、前記下部電極層より上方に形成されかつ貴金属からなる上部電極層と、前記下部電極層と前記上部電極層との間に介在させ、前記下部電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記下部電極層の下方に形成され、前記上部電極層および前記下部電極層とは異なる材料からなり、導電性を有する接続電極層とを備え、
    　前記接続電極層と前記下部電極層と前記抵抗変化層と前記上部電極層の側壁が同一の面を有する
    　不揮発性記憶素子。
  16. 　前記上部電極層はＰｔまたはＩｒからなり、前記下部電極はＴａＮからなり、前記接続電極層はＴｉＡｌＮからなる
    　ことを特徴とする請求項１５に記載の不揮発性記憶素子。
  17. 　接続電極層と、前記接続電極層より上方に形成されかつ貴金属からなる上部電極層と、前記接続電極層と前記上部電極層との間に介在させ、前記接続電極層および前記上部電極層間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    　前記接続電極層は導電性を有し、上部電極層とは異なる材料からなり、前記接続電極層と前記抵抗変化層と前記上部電極層の側壁が同一の面を有する
    　不揮発性記憶素子。
  18. 　前記上部電極層はＰｔまたはＩｒからなり、前記接続電極層はＴｉＡｌＮからなる
    　ことを特徴とする請求項１７に記載の不揮発性記憶素子。
  19. 　前記接続電極層の膜厚は、
    　前記マスク層の膜厚から、
    　前記上部電極層の膜厚を、前記３層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記抵抗変化層の膜厚を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記下部電極層の膜厚を、前記３層エッチング工程の時の前記下部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と
    　を引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚より厚く、
    　前記マスク層の膜厚から、
    　前記上部電極層の膜厚を、前記３層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記抵抗変化層の膜厚を、前記３層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記下部電極層の膜厚を、前記３層エッチング工程の時の前記下部電極層のエッチングレートで割った値に、前記３層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と
    　を引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と、
    　前記上部電極層の膜厚を、前記マスク層を除去する際に、前記接続電極層の前記３層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレートで割った値に、前記マスク層と前記接続電極層の前記３層エッチング工程で露出された領域とを同時に除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と
    　を足した膜厚より薄い
    　ことを特徴とする請求項１５または請求項１６に記載の不揮発性記憶素子。
  20. 　前記接続電極層の膜厚は、
    　前記マスク層の膜厚から、
    　前記上部電極層の膜厚を、前記２層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記抵抗変化層の膜厚を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と
    　を引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記抵抗変化層に覆われていない領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記抵抗変化層に覆われていない領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚より厚く、
    　前記マスク層の膜厚から、
    　前記上部電極層の膜厚を、前記２層エッチング工程の時の前記上部電極層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と、
    　前記抵抗変化層の膜厚を、前記２層エッチング工程の時の前記抵抗変化層のエッチングレートで割った値に、前記２層エッチング工程の時の前記マスク層のエッチングレートを掛けた膜厚と
    　を引いた膜厚を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記マスク層のエッチングレートで割った値に、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と、
    　前記上部電極層の膜厚を、前記マスク層を除去する際に、前記接続電極層の前記２層エッチング工程で露出された領域を除去する工程の時の前記上部電極層のエッチングレートで割った値に、前記マスク層と前記接続電極層の前記２層エッチング工程で露出された領域とを同時に除去する工程の時の前記接続電極層のエッチングレートを掛けた膜厚と
    　を足した膜厚より薄い
    　ことを特徴とする請求項１７または請求項１８に記載の不揮発性記憶素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012001978A1 (ja) * 2010-07-01 2012-01-05 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JPWO2012140887A1 (ja) * 2011-04-14 2014-07-28 パナソニック株式会社 不揮発性記憶素子およびその製造方法
CN112054117A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 存储器元件的结构及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5438707B2 (ja) 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
WO2012169195A1 (ja) * 2011-06-10 2012-12-13 株式会社アルバック 抵抗変化素子及びその製造方法
WO2013054506A1 (ja) * 2011-10-11 2013-04-18 パナソニック株式会社 半導体記憶素子の製造方法
US8658511B1 (en) 2012-12-20 2014-02-25 Intermolecular, Inc. Etching resistive switching and electrode layers
JP2014127566A (ja) * 2012-12-26 2014-07-07 Panasonic Corp 不揮発性記憶装置の製造方法および不揮発性記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273330A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 容量素子の製造方法
JP2003318371A (ja) * 2002-01-31 2003-11-07 Texas Instruments Inc 強誘電体メモリセルに関連するキャパシタスタックのエッチング方法
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4138013A (en) * 1976-08-27 1979-02-06 Parke, Davis & Company Enteric capsules
US4265814A (en) * 1978-03-24 1981-05-05 Takeda Chemical Industries Matansinol 3-n-hexadecanoate
US4790881A (en) * 1982-03-26 1988-12-13 Warner-Lambert Company Molded hydrophilic polymer
US4462839A (en) * 1983-06-16 1984-07-31 Fmc Corporation Enteric coating for pharmaceutical dosage forms
US5330759A (en) * 1992-08-26 1994-07-19 Sterling Winthrop Inc. Enteric coated soft capsules and method of preparation thereof
US7122207B2 (en) * 1998-05-22 2006-10-17 Bristol-Myers Squibb Company High drug load acid labile pharmaceutical composition
IL133196A0 (en) * 1999-11-29 2001-03-19 Yissum Res Dev Co Gastroretentive controlled release pharmaceutical dosage forms
US6566148B2 (en) * 2001-08-13 2003-05-20 Sharp Laboratories Of America, Inc. Method of making a ferroelectric memory transistor
JP2004273656A (ja) 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
US6955992B2 (en) 2003-09-30 2005-10-18 Sharp Laboratories Of America, Inc. One mask PT/PCMO/PT stack etching process for RRAM applications
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
WO2005117021A1 (en) 2004-05-03 2005-12-08 Unity Semiconductor Corporation Non-volatile programmable memory
US7169637B2 (en) 2004-07-01 2007-01-30 Sharp Laboratories Of America, Inc. One mask Pt/PCMO/Pt stack etching process for RRAM applications
KR100682895B1 (ko) 2004-11-06 2007-02-15 삼성전자주식회사 다양한 저항 상태를 지닌 저항체를 이용한 비휘발성메모리 소자 및 그 작동 방법
CN101111929B (zh) * 2005-01-28 2010-05-19 株式会社爱发科 电容元件的制造方法以及蚀刻方法
US20060190704A1 (en) * 2005-02-24 2006-08-24 International Business Machines Corporation Apparatus for increasing addressability of registers within a processor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318371A (ja) * 2002-01-31 2003-11-07 Texas Instruments Inc 強誘電体メモリセルに関連するキャパシタスタックのエッチング方法
JP2003273330A (ja) * 2002-03-15 2003-09-26 Matsushita Electric Ind Co Ltd 容量素子の製造方法
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012001978A1 (ja) * 2010-07-01 2012-01-05 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP5436669B2 (ja) * 2010-07-01 2014-03-05 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US8785238B2 (en) 2010-07-01 2014-07-22 Panasonic Corporation Nonvolatile memory element and method for manufacturing same
JPWO2012140887A1 (ja) * 2011-04-14 2014-07-28 パナソニック株式会社 不揮発性記憶素子およびその製造方法
JP5636092B2 (ja) * 2011-04-14 2014-12-03 パナソニック株式会社 不揮発性記憶素子およびその製造方法
US8921200B2 (en) 2011-04-14 2014-12-30 Panasonic Corporation Nonvolatile storage element and method of manufacturing thereof
CN112054117A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 存储器元件的结构及其制造方法

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