KR20020045683A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 하드 마스크를 손상 방어막으로 사용함으로써 상부전극에 플라즈마 손상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로써, 반도체 기판상에 절연막과 하부전극 형성용 물질층과 강유전체막을 차례로 형성하는 단계; 상기 강유전체막상에 상부전극 형성용 물질층을 형성하는 단계; 상기 상부전극 형성용 물질층상에 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 이용하여 상부전극 형성용 물질층을 선택적으로 식각하여 상부전극을 형성하는 단계; 상기 하드 마스크 패턴이 노출되지 않도록 강유전체막상에 선택적으로 PR 마스크 패턴을 형성하는 단계; 상기 PR 마스크 패턴을 이용하여 상기 강유전체막과 상기 하부전극 형성용 물질층을 동시에 패터닝하는 단계; 상기 하드 마스크 패턴을 상부전극의 손상 방어막으로 사용하여 상기 PR 마스크 패턴에 의해 생성된 측벽 폴리머를 제거하기 위해 플라즈마 처리를 실시하는 단계로 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 상부전극에 플라즈마 손상을 방지할 수 있는 차세대 초고집적 FeRAM에 적용되는 강유전체 캐패시터제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 리프레시(Refresh) 특성 등의 동작 특성이 큰 문제로 부각되고 있다.
이에 따라 동작 특성을 확보하기 위하여 충분한 캐피시터의 정전용량을 확보하는 기술에 대한 많은 연구가 진행되고 있다.
종래의 일반적인 캐패시터는 그의 동작 특성 확보에 충분한 정전용량을 제공하기 위하여 하부전극을 3차원 구조화하거나 유전체 두께를 감소시키는 방법을 사용하여 왔다.
그러나, 반도체 소자의 고집적화에 따라 그 적용 한계에 직면하게 되었다.
이에 따라, 향후 차세대 반도체 소자의 캐피시터의 유전막으로서 STO(SrTiO3), BST(BaSrTiO3), PZT(PbZrTiO3) 등의 강유전체 박막을 사용하는 강유전체 캐패시터에 대한 연구가 진행되고 있다.
특히, 반도체 소자중 FeRAM 소자는 저장 전극 형성시 DRAM과는 달리 강유전체로서 Y-1(SrBi2Ta2O9), PZT(PbZrTiO3) 등의 재료를 사용하고 전극 재료로서 Pt, IrO2, Ir, Ru, RuO2 등의 물질을 사용하게 된다.
이러한 물질은 매우 질량이 큰 중금속이므로 식각 공정 자체도 낮은 식각률과 낮은 PR 선택비 등의 문제로 매우 어려울 뿐만 아니라 식각 후 발생하는 폴리머(Polymer) 역시 제거가 매우 어려운 실정이다.
식각 후 발생되는 식각 폴리머의 경우 식각 방어막으로 사용하는 PR의 측벽에 증착되어 식각 후 처리 공정인 약품처리에서도 제거되지 않는 문제점이 있다.
실제로 이러한 폴리머는 대부분 순수한 재료 자체가 증착되는 것으로 현재 반도체 제조 공정에서 사용되는 어떤 종류의 화학약품으로도 제거가 불가능한 것으로 보고되고 있다.
따라서, 이러한 폴리머의 제거를 위해서는 현실적으로 식각에 사용되는 드라이 플라즈마 처리(Dry Plasma treatment)외에는 방법이 없다.
그러나, 드라이 플라즈마 처리는 필연적으로 패턴에 원치 않는 플라즈마 손상(Plasma damage)를 가하게 되는 문제점이 있다.
상기 플라즈마 손상은 물리적으로 패턴을 어택(attack)하고, 전기적으로는 금속 분해를 유발하여 FeRAM의 특성을 저하시키게 된다.
이하, 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래의 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체 기판(1) 상부에 절연막(2)을 형성하고 Pt를 재료로 하여 하부전극(3)을 형성하고, 강유전체막(4)과 Pt를 재료로 상부전극(5)을 차례로 증착시킨다.
이후, PR을 도포하여 노광 및 현상 공정으로 패터닝하여 제 1 PR 마스크(6)을 형성한다.
그리고, 도 1b에 나타낸 바와 같이, 상기 제 1 PR 마스크(6)를 이용하여 상부전극(5)을 식각한 뒤 상기 제 1 PR 마스크(6)를 제거한다.
다음, 도 1c에 나타낸 바와 같이, 강유전체막(4)과 하부전극(3)을 식각하기 위해 PR을 도포시킨다.
이후, 상기 PR을 노광 및 현상 공정으로 패터닝하여 상기 상부전극(5)의 상면에서 상기 강유전체막(4)의 상면 일부에 이르는 제 2 PR 마스크(7)를 형성한다.
그리고, 도 1d에 나타낸 바와 같이, 상기 제 2 PR 마스크(7)를 이용하여 상기 강유전체막(4)과 상기 하부전극(3)을 식각한다.
여기서, 상기 강유전체막(4)과 상기 하부전극(3)을 식각하는 과정에서 식각 폴리머가 발생하며 상기 제 2 PR 마스크(7)의 잔류 PR(7a) 측벽에 증착되어 측벽 폴리머(Sidewall polymer)(8)를 형성한다.
상기 측벽 폴리머(8)를 제거하기 위해 도 1e에 나타낸 바와 같이, Ar 계열의 가스를 이용하여 플라즈마 처리를 실시한다.
도 1f에 나타낸 바와 같이, 플라즈마 처리 후 상기 측벽 폴리머(8) 및 상기 잔류 PR(7a)를 제거한 FeRAM 저장전극이 형성된다.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조 방법은 다음과 같은 문제점이 있다.
측벽 폴리머를 제거하기 위해 실시한 플라즈마 처리는 상부전극의 패턴에 플라즈마 손상을 가하게 되는 문제점이 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제를 해결하기 위한 것으로, 하드 마스크를 상부전극의 손상 방어막으로 사용함으로써 상부전극에 플라즈마 손상을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 캐패시터 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 캐패시터 제조 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 절연막
23a : 하부전극 24 : 강유전체막
25a : 상부전극 26a : 하드 마스크 패턴
27 : 제 1 PR 마스크 패턴 28 : 제 2 PR 마스크 패턴
29 : 측벽 폴리머
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연막과 하부전극 형성용 물질층과 강유전체막을 차례로 형성하는 단계; 상기 강유전체막상에 상부전극 형성용 물질층을 형성하는 단계; 상기 상부전극 형성용 물질층상에 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 이용하여 상부전극 형성용 물질층을 선택적으로 식각하여 상부전극을 형성하는 단계; 상기 하드 마스크 패턴이 노출되지 않도록 강유전체막상에 선택적으로 PR 마스크 패턴을 형성하는 단계; 상기 PR 마스크 패턴을 이용하여 상기 강유전체막과 상기 하부전극 형성용 물질층을 동시에 패터닝하는 단계; 상기 하드 마스크 패턴을 상부전극의 손상 방어막으로 사용하여 상기 PR 마스크 패턴에 의해 생성된 측벽 폴리머를 제거하기 위해 플라즈마 처리를 실시하는 단계로 이루어짐을 특징으로 한다.
이하, 본 발명의 반도체 소자의 캐패시터 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체 기판(21) 상부에 절연막(22)을 형성하고 하부전극 형성용 물질층(23)을 형성하고, 강유전체막(24)을 형성한다.
여기서, 상기 하부전극 형성용 물질층(23)은 Pt 등의 재료를 이용하여 형성한다.
그리고, 상기 강유전체막(24)상에 상부전극 형성용 물질층(25)을 형성한다.
그리고, 상기 상부전극 형성용 물질층(25)위에 하드 마스크(Hard mask) 형성용 물질층(26)을 형성한다.
여기서, 상기 하드 마스크 형성용 물질층(26)은 티타늄 질화막(TiN) 등을 이용하여 형성한다.
이어, PR을 도포하여 노광 및 현상 공정으로 패터닝하여 상기 하드 마스크 형성용 물질층(26)을 패터닝하기 위한 제 1 PR 마스크 패턴(27)을 형성한다.
그리고, 도 2b에 나타낸 바와 같이, 상기 제 1 PR 마스크 패턴(27)을 이용하여 상기 상부전극 형성용 물질층(25)상에 상기 하드 마스크 형성용 물질층(26)을 패터닝하여 하드 마스크 패턴(26a)을 형성한다.
다음, 상기 하드 마스크 패턴(26a)을 이용하여 상부전극 형성용 물질층(25)을 선택적으로 식각하여 상부전극(25a)을 형성한다.
여기서, O2Cl2가스를 이용할 경우 잔류하는 PR을 제거하기 위한 별도의 공정을 거치지 않고 상부전극 형성용 물질층(25)을 식각할 수 있다.
또한, 상부전극 형성용 물질층(25)을 식각하기 위해 사용된 상기 하드 마스크 패턴(26a)을 제거하지 않고 상기 상부전극(25a)의 손상 방어막으로 사용한다.
다음, 도 2c에 나타낸 바와 같이, 강유전체막(24)과 하부전극 형성용물질층(23)을 식각하기 위해 PR을 도포시킨다.
이후, 상기 PR을 노광 및 현상 공정으로 패터닝하여 상기 하드 마스크 패턴(26a)이 노출되지 않도록 상기 강유전체막(24)상에 선택적으로 제 2 PR 마스크 패턴(28)을 형성한다.
그리고, 도 2d에 나타낸 바와 같이, 상기 제 2 PR 마스크 패턴(28)을 이용하여 상기 강유전체막(24)과 상기 하부전극 형성용 물질층(23)을 패터닝한다.
여기서, ArCl2계열의 가스를 이용하여 식각한다.
이때, 상기 강유전체막(24) 및 상기 하부전극 형성용 물질층(23)을 동시에 식각하기 위해서는 상기 제 2 PR 마스크 패턴(28)이 두꺼워야 한다.
상기 강유전체막(24)과 상기 하부전극 형성용 물질층(23)을 식각하는 과정에서 상기 제 2 PR 마스크(28)의 잔류 PR(28a) 측벽에 측벽 폴리머(Sidewall polymer)(29)가 형성된다.
따라서, 상기 측벽 폴리머(29)의 높이는 상기 제 2 PR 마스크 패턴(28)의 잔류 PR(28a)을 따라 높이가 증가하게 된다.
상기 측벽 폴리머(29)를 제거하기 위해 도 2e에 나타낸 바와 같이, 플라즈마 처리를 실시한다.
여기서, 플라즈마 처리를 위해 O2Cl2플라즈마를 사용하는 경우 상기 잔류 PR(28a)이 제거되어 단차 상부가 노출되어도 하드 마스크 패턴(26a)이 상부전극(25a)을 보호하여 패턴 손상을 방지한다.
상기 하드 마스크 패턴(26a)으로 예를 들어, 티타늄 질화막을 사용할 경우 O2Cl2플라즈마에 의하여 TiOx화 되며 상기 TiOx는 O2Cl2플라즈마 조건하에서 하부전극(23a)에 대하여 30:1 이상의 고선택비를 갖는다.
또한, 하부 절연막(22)의 경우에도 사용된 O2Cl2가스에 대하여 높은 선택비를 갖기 때문에 저장전극 단차를 완화시킬 수 있다.
그리고, O2Cl2플라즈마를 사용하는 경우, 별도의 잔류 PR(28a)을 제거하기 위한 공정을 필요로 하지 않는다.
도 2f에 나타낸 바와 같이, 플라즈마 처리 후 상기 측벽 폴리머(29) 및 상기 잔류 PR(28a)이 제거되면 하드 마스크 패턴(26a)을 제거한다.
이때, 상기 하드 마스크 패턴(26a)을 제거하기 위해 ArCl2가스를 이용한다.
상기와 같은 본 발명의 반도체 소자 제조 방법은 다음과 같은 효과가 있다.
상부전극의 패터닝시에 마스크로 사용한 티타늄 질화막 등의 하드 마스크를 후속되는 폴리머 제거 공정시에 손상 방어막으로 사용함으로써 상부전극에 가해지는 플라즈마 손상을 방지할 수 있다.
또한, 강유전체 및 하부전극 식각시 O2Cl2가스를 이용함으로써 절연막의 유실로 인한 저장전극의 단차를 완화시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 절연막과 하부전극 형성용 물질층과 강유전체막을 차례로 형성하는 단계;
    상기 강유전체막상에 상부전극 형성용 물질층을 형성하는 단계;
    상기 상부전극 형성용 물질층상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여 상부전극 형성용 물질층을 선택적으로 식각하여 상부전극을 형성하는 단계;
    상기 하드 마스크 패턴이 노출되지 않도록 강유전체막상에 선택적으로 PR 마스크 패턴을 형성하는 단계;
    상기 PR 마스크 패턴을 이용하여 상기 강유전체막과 상기 하부전극 형성용 물질층을 동시에 패터닝하는 단계;
    상기 하드 마스크 패턴을 상부전극의 손상 방어막으로 사용하여 상기 PR 마스크 패턴에 의해 생성된 측벽 폴리머를 제거하기 위해 플라즈마 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 하드 마스크 패턴으로는 티타늄 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서, 상기 측벽 폴리머를 제거하기 위한 플라즈마 처리 및 상부전극 패터닝에 O2Cl2가스를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 티타늄 질화막을 제거하기 위해 ArCl2를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1항에 있어서, 하드 마스크 패턴은 하부전극에 대하여 30:1 이상의 고선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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