KR100801314B1 - 반도체장치의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 강유전체 또는 고유전체 물질을 이용하여 금속전극으로 형성된 캐패시터의 제조시 폴리머가 제거되지 않아 공정 안정성을 향상시킬 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 층간절연막을 형성하는 단계: 상기 층간절연막상에 하부전극용 전도막 및 유전체 박막을 형성하는 단계: 상기 유전체 박막상에 상부전극을 형성하는 단계; 상기 상부전극 상에 제1 하드마스크용 산화막 패턴을 형성하는 단계; 상기 제1 하드마스크용 산화막 패턴 상에 제2 하드마크용 TiN막 패턴을 형성하는 단계; 및 상기 제1 하드마스크용 산화막 패턴 및 제2 하드마스크용 TiN막 패턴을 이용하여 상기 하부전극용 전도막 및 상기 유전체 박막을 패터닝하여 단계를 포함하는 반도체장치의 캐패시터 제조방법이 제공된다.
반도체, 캐패시터, 강유전체, 고유전체, 폴리머.

Description

반도체장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}
도1a 내지 도1c는 종래기술에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정단면도.
도3은 본 발명에 따라 제조된 캐패시터의 단면을 나타내는 전자현미경 사진.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 층간절연막
22 : 하부전극용 전도막
23 : 유전체 박막
24 : 상부전극
25 : 제1 하드마스크용 산화막
26 : 제2 하드마스크용 TiN막
27 : 하부전극
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다. 이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
근래에 들어서는 유전율의 증대를 통한 캐패시터의 정전용량 확보를 위해 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO 3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하고 있다.
캐패시터의 전극물질로 금속을 사용하게 됨에 따라, 캐패시터의 상,하부전극을 패터닝하기도 어렵고, 금속전극을 식각할 때 비휘발성 금속성 폴리머(polymer)가 부산물로 생겨서 여러가지 문제를 유발하고 있다.
도1a 내지 도1c는 종래기술에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도1a에 도시된 바와 같이, 기판(10) 상에 층간절연막(11)을 형성한 다음, 층간절연막(11) 상부에 하부전극용 전도막(12) 및 유전체 박막(13) 및 상부전극용 전도막을 형성한다.
이어서 상부전극용 전도막을 패터닝하여 상부전극(14)를 형성한다. 여기서 상,하부전극용 물질로는 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, Ru, RuO2, IrO2)등을 사용하게 된다.
이어서, 도1b에 도시된 바와 같이, 하드마스크 패턴(15)을 상부전극(14) 상에 형성한다.
이어서 도1c에 도시된 바와 같이, 하드마스크 패턴(15)을 이용하여 유전체박막(13) 및 하부전극용 전도막(12)을 패터닝하여 캐패시터를 완성한다.
현재 캐패시터의 상,하부전극으로 Pt, Ir, IrO2, Ru, RuO2등의 금속물질을 사용함에 따라 식각공정시에 감광막과의 낮은 식각선택비로 인해 공정상의 어려움이 있을 뿐만 아니라 식각후 발생하는 비휘발성 금속성 폴리머(polymer) 역시 제거가 매우 어려운 실정이다.
금속막을 식각후 발생되는 폴리머의 경우 식각 방어막으로 사용한 감광막 측벽에 증착되어 식각후 처리 공정인 습식 클리닝(cleaning) 공정에서도 제거가 되지 않는 문제점이 있다. 실제로 이러한 폴리머는 대부분 공정 재료자체가 재증착되는 것으로 현재 반도체 제조공정에서 사용되는 어떤 종류의 화학제로도 제거가 불가능한 것으로 보고되고 있다.
그래서 이러한 폴리머의 제거를 위해서 감광막대신 전술한 하드마스크를 사용하게 되는데 주로 TiN막 등의 메탈계열의 하드마스크와 산화막 하드마스크를 적용한다.
그러나 TiN막으로 하드마스크를 사용할 때에는 하부층과의 식각선택비는 우수하나 후속 열처리 공정에서 강유전체 박막을 열화시키는 문제점이 있고, 산화막을 하드마스크로 사용할 때에는 강유전체 박막과의 식각선택비가 낮아서 적용의 어려움이 있다.
본 발명은 강유전체 또는 고유전체 물질을 이용하여 금속전극으로 형성된 캐 패시터의 제조시 폴리머가 제거되지 않아 공정 안정성을 향상시킬 수 있는 캐패시터 제조방법을 제공함을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은 기판상에 층간절연막을 형성하는 단계: 상기 층간절연막상에 하부전극용 전도막 및 유전체 박막을 형성하는 단계: 상기 유전체 박막상에 상부전극을 형성하는 단계; 상기 상부전극 상에 제1 하드마스크용 산화막 패턴을 형성하는 단계; 상기 제1 하드마스크용 산화막 패턴 상에 제2 하드마크용 TiN막 패턴을 형성하는 단계; 및 상기 제1 하드마스크용 산화막 패턴 및 제2 하드마스크용 TiN막 패턴을 이용하여 상기 하부전극용 전도막 및 상기 유전체 박막을 패터닝하여 단계를 포함하는 반도체장치의 캐패시터 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체소자 제조방법을 나타내는 도면이다.
도2a에 도시된 바와 같이, 반도체 기판(20)상에 층간절연막(21)을 형성하 고, 캐패시터의 하부전극을 형성할 도전막(22)과 유전체 박막(23)을 층간절연막(21) 상에 차례로 형성한다. 여기서 유전체 박막으로 강유전체를 사용할 때는 PZT, BLT 또는 SBT 중에서 선택된 하나를 사용할 수 있고, 고유전체를 사용할 때에는 BST 또는 STO를 사용할 수 있다.
이어서, 유전체 박막(23) 상에 상부전극(24)을 형성한다. 상부전극(24)를 형성할 때에는 식각내성이 강하고 스트리퍼(STRIPPER)에서 제거가 가능한 TiN막을 하드마스로 사용하거나, 하드마스크로 상부전극(24) 형성후 제거할 필요가 없는 산화막을 사용할 수 있다. 산화막이나 TiN막을 하드마스크로 하여 상부전극을 형성할 때에 O2 가스 10 ~ 20sccm 와 Cl2가스 5~10sccm의 혼합가스를 사용하여 진행한다. 물론 여기서 감광막을 이용하여 상부전극을 형성할 수 있는데, 이 때에는 20~50sccm범위의 Ar가스와 5~10sccm 범위의 Cl2가스의 혼합가스를 사용하여 진행한다.
또한, 상, 하부전극 물질로는 루테늄, 이리듐, 이리듐옥사이드 또는 루테늄옥사이드중에선 선택된 하나를 사용할 수 있다.
이어서 도2b에 도시된 바와 같이, 후속공정에서 제1 하드마스크로 사용될 산화막(25)을 형성하고 그 상부에 제2 하드마스크로 사용될 TiN막(26)을 형성한다. 이어서, 유전체박막과 하부전극 패터닝을 위한 감광막패턴(27)을 형성한다.
이어서 도2c에 도시된 바와 같이, 감광막패턴(27)을 이용하여 제1 하드마스크용 산화막(25) 및 제2 하드마스크용 TiN막(26)을 패터닝하고, 이후 감광막패턴(27)을 제거한다. 이 때 산화막으로는 스텝커버리지(STEP COVERAGE)가 우수한 플라즈마 인핸스드 산화막(Plasma-ehanced OXIDE)을 적용하고, 제1 하드마스크용 산화막(25)과 제2 하드마스크용 TiN막(26)을 동시식각이 가능한 Ar/CF4 가스화학제를 이용하여 한스텝으로 공정을 진행한다.
이어서 도2d에 도시된 바와같이, 제1 하드마스크용 산화막(25)과 제2 하드마스크용 TiN막(26)을 이용하여 유전체박막(28)과 하부전극(27)을 형성한다. 이 때 10~20sccm 범위의 O2가스와 10~50sccm의 HBr가스를 이용하여 공정을 진행한다.
이어서 도2e에 도시된 바와 같이, 제2 하드마스크용 TiN막(26)을 유전체박막(28)과 하부전극(27)을 형성한 동일 챔버(Chamber)에서 감광막 스트리퍼(STRIPPER) 장비에서 제거한다. 이후 고유전체 또는 강유전체 박막의 유전특성을 위한 열공정을 실시한다.
본 발명에서는 감광막을 사용하여 유전체박막(28)과 하부전극(27)을 형성할 때 생기는 비휘발성 폴리머가 감광막 측벽에 형성되는 것을 방지하기 위해, 감광막 대신 사용하는 하드마스크를 듀얼로 제1 하드마스크용 산화막(25)과 제2 하드마스크용 TiN막(26)을 사용한다. 여기서 제2 하드마스크용 TiN막(26)은 강유전체 또는 고유전체 박막 식각시 고선택비를 유지하여 식각방어막 역할을 하게되고, 제1 하드마스크용 산화막(25)은 TiN막의 강유전체로의 확산베리어 역활을 수행한다.
또한, 후속공정에서 TiN막은 열처리 공정시 강유전체나 고유전체 물질로 확산되어 유전특성을 열화시키는 문제점으로 인해 제거하게 되는데, 이 때 제1 하드 마스크용 산화막(25)은 형성된 캐패시터로 플라즈마 데미지를 방지하는 역할을 하게 된다. 제1 하드마스크용 산화막(25)은 절연특성으로 인해 후속공정에서 따로 제거하지 않고 그대로 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 고집적 반도체 소자의 캐패시터의 특성저하없이 안정정으로 제조할 수 있어 공정신뢰도 향상이 기대된다.

Claims (6)

  1. 기판상에 층간절연막을 형성하는 단계:
    상기 층간절연막상에 하부전극용 전도막 및 유전체 박막을 형성하는 단계:
    상기 유전체 박막상에 상부전극을 형성하는 단계;
    상기 상부전극 상에 제1 하드마스크용 산화막 패턴을 형성하는 단계;
    상기 제1 하드마스크용 산화막 패턴 상에 제2 하드마크용 TiN막 패턴을 형성하는 단계; 및
    상기 제1 하드마스크용 산화막 패턴 및 제2 하드마스크용 TiN막 패턴을 이용하여 상기 하부전극용 전도막 및 상기 유전체 박막을 패터닝하여 단계
    를 포함하는 반도체장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 하드마스크용 TiN막 패턴을 제거하는 단계; 및
    상기 유전체 박막의 유전특성 향상을 위한 열공정하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 하드마스크용 산화막 및 상기 제2 하드마스크용 TiN막을 Ar/CF4 가스화학제를 이용하여 동시식각하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 하드마스크용 산화막 패턴 및 제2 하드마스크용 TiN막 패턴을 이용하여 상기 하부전극용 전도막 및 상기 유전체 박막을 패터닝하는 공정은 10~20sccm 범위의 O2가스와 10~50sccm의 HBr가스를 이용하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  5. 제 2 항에 있어서,
    상기 제2 하드마스크용 TiN막 패턴을 제거하는 공정은 상기 하부전극용 전도막 및 상기 유전체 박막을 패터닝하는 공정을 진행한 동일 챔버에서 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 하드마스크용 TiN막 패턴을 제거하는 공정은 스트리퍼 장비에서 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
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