KR100816688B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 강유전체 또는 고유전체 캐패시터 제조공정에서 부산물로 인한 측벽 펜스 현상 방지와 캐패시터의 수직 프로파일을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로 이를 위한 본 발명의 일측면에 따르면, 기판에 하부전극용 도전성 전도막을 형성하는 단계; 상기 도전성 전도막 상부에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상부에 상부전극용 제1 금속막을 형성하는 단계; 상기 금속막 상부에 금속막으로 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 이용하여 상기 도전성 전도막, 상기 유전체 박막 및 상기 제1 금속막을 식각하여 패터닝하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법이 제공한다.
반도체, 캐패시터, 강유전체, 펜스, 상부전극, 하부전극

Description

반도체 소자의 캐패시터의 제조 방법{Method for fabricating capacitor in semiconductor device}
도1a 내지 도1b는 종래기술에 따른 반도체 소자 캐패시터 제조방법을 나타내는 도면.
도2a 내지 도2b는 종래기술에 따른 반도체 소자 캐패시터 제조방법에 의해 생기는 문제점을 보여주는 전자현미경 사진.
도3a 내지 도3d은 본 발명에 의한 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 도면.
도4는 본 발명에 의한 캐패시터 제조방법에 따라 제조시 캐패시터 단면을 보여주는 전자현미경 사진.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 절연막
22 : 이리듐옥사이드
23 : 백금
24 : 강유전체
25 : 유전체 박막
26 : 백금
27 : 하드마스크
28 : 감광막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C=ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLa xTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하고 있다.
그러나, 이러한 노블메탈이나 강유전체(또는 고유전체) 박막은 화학적인 반응성이 매우 취약하기 때문에 이들을 패터닝하기 위해서는 주로 물리적 식각에 의존할 수 밖에 없다. 이 경우, 식각 과정에서 발생한 금속성 폴리머가 소위 펜스(fence) 형태로 잔류하여 상, 하부 전극 간의 단락을 유발하는 문제점이 있다.
도1a 내지 도1b는 종래기술에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 도면이다.
도1a을 참조하여 살펴보면, 기판(10) 상에 층간절연막(11)을 형성한 다음, 층간절연막(11) 상에 하부전극을 이룰 금속막으로 이리듐(Ir)막(12), 이리듐옥사이드(IrO2)막(13), 제1 백금(Pt)막(14)을 차례로 형성한다.
통상적으로 캐패시터의 전극으로 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, Ru, RuO2, IrO2)등을 사용하는데, 이중에서 고유전체 또는 강유전체 박막과 워 크펑션 차이가 가장 큰 백금을 가장 많이 사용하여 한다. 또한 이리듐옥사이드막(13)은 강유전체 또는 고유전체 캐패시터를 제조할 때 필요한 고온 열공정시, 산소가 하부 구조물에 침투되는 것을 방지하기 위한 층으로 사용되었고, 이리듐막(12)은 이리듐옥사이드(13)막과 하부 전도막과의 접촉저항 개선을 위해 사용된 층이다.
이어서, 유전체 박막(15)으로 고유전체 또는 강유전체를 형성하고, 유전체 박막(15) 상부에 상부전극을 이룰 금속막으로 제2 백금막(16)을 형성한다.
이어서 도1b를 참조하여 살펴보면, 층간절연막(11) 상부에 차례로 적층된 막(12,13,14,15,16)들을 패터닝하여 캐패시터를 형성하게 되는데, 먼저 하부전극을 형성하기 위해 이리듐막(12), 이리듐옥사이드막(13), 제1 백금막(14)을 선택적으로 식각하고, 이어서, 유전체 박막(15) 및 제2 백금막(16)을 선택적으로 식각하여 캐패시터를 형성한다. 여기서 식각 마스크 패턴으로 감광막, 옥사이드 또는 티타늄나이트라이드를 사용할 수 있다.
또한, 하부전극, 유전체 박막, 상부전극을 한번에 형성하기 위해 이리듐막(12), 이리듐옥사이드막(13), 제1 백금막(14), 유전체 박막(15) 및 제2 백금막(16)을 한번에 식각하는 방법도 있다.
이 때 식각하는 장비는 통상의 고밀도 플라즈마 장비를 사용하고 식각가스로는 Cl2 또는 Cl2+Ar를 사용하여 식각 공정을 진행하게 되는데, 이 때의 문제점은 식각 마스크 물질(예컨대 감광막)과 캐패시터의 전극으로 사용되는 귀금속 및 유전체 박막(고유전체 또는 강유전체)과의 낮은 식각 선택비로 인해, 식각후에 프로파일(profile) 슬로프(slope)가 과도하게 기울어진다는 것이다.
또 하나의 문제점은 염소(Chlorine)계열의 화학제를 이용하여 식각을 할 경우, 금속막으로 인한 캐패시터의 측벽에 부산물(by product)(도1e의 A)이 발생되어 캐패시터의 특성이 저하되는 문제를 유발시킨다.
도2a 내지 도2b는 종래기술에 따른 반도체 소자 캐패시터 제조방법에 의해 생기는 문제점을 보여주는 전자현미경 사진이다.
도2a를 참조하여 살펴보면, 캐패시터의 측면의 프로파일의 슬로프가 과도하게 기울어진 것을 알수 있다. 또한, 도2b를 참조하여 살펴보면, 캐패시터의 측벽에 캐패시터 형성을 위한 식각공정시에 발생한 부산물이 측벽 펜스현상을 일으키고 있음을 알수 있다.
전술한 바와 같이 강유전체 또는 고유전체를 사용하는 고집적 반도체 소자의 캐패시터 제조에 수직 프로파일이 확보되지 못하고, 측벽에 부산물로 인한 펜스현상으로 인해 캐패시터의 소자의 특성이 저해된다.
본 발명은 강유전체 또는 고유전체 캐패시터 제조공정에서 부산물로 인한 측벽 펜스 현상 방지와 캐패시터의 수직 프로파일을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명의 일측면에 따르면, 기판에 하부전극용 도전성 전도막을 형성하는 단계; 상기 도전성 전도막 상부에 유전체 박막을 형성하는 단계; 상기 유전체 박막 상부에 상부전극용 제1 금속막을 형성하는 단계; 상기 금속막 상부에 금속막으로 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 이용하여 상기 도전성 전도막, 상기 유전체 박막 및 상기 제1 금속막을 식각하여 패터닝하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법이 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d은 본 발명에 의한 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 도면이다.
도3a을 참조하여 살펴보면, 기판(20) 상에 층간절연막(21)을 형성한 다음, 층간절연막(21) 상에 하부전극을 이룰 금속막으로 이리듐(Ir)막(22), 이리듐옥사이드(IrO2)막(23), 제1 백금(Pt)막(24)을 차례로 형성한다. 여기서 이리듐막(22)은 300 ~ 2000Å 범위의 두께로 형성하고, 이리듐옥사이드막(23)은 300 ~ 2000Å 두께로 형성하고, 제1 백금막(24)은 500~2000Å 두께로 형성한다.
이어서, 유전체 박막(25)으로 고유전체 또는 강유전체를 형성하고, 유전체 박막(25) 상부에 상부전극을 이룰 금속막으로 제2 백금막(26)을 형성한다. 유전체 박막(25)의 두께는 300 ~ 2500Å 범위로 형성하고, 제2 백금막(26)의 두께는 1000 ~ 2500Å 범위로 형성한다.
이어서 도2b를 참조하여 살펴보면, 제2 백금막(26) 상부에 하드마스크층으로서 티타늄막(또는 탄탈륨막)(27)을 200 ~ 2000Å 범위의 두께로 증착한다.
여기서 티타늄막(27)은 종래에 하드마스크 물질로 사용된 실리콘옥사이드 또는 티타늄나이트라이드의 낮은 식각선택비를 개선하기 위하여 사용된 막이다. 이어서, 티타늄막(27) 상부에 감광막 패턴(28)을 형성한다.
도2c를 참조하여 살펴보면, 감광막 패턴(28)을 이용하여 티타늄막(27)을 고밀도 플라즈마 식각 장비를 이용하여 염소계(Chlorine) 또는 불소계(Fluorine) 가스를 이용하여 식각하여 하드마스크 패턴(27)을 만든다. 이어서, 통상의 감광막 스트립공정 및 세정공정을 진행한다.
이어서, 도2d를 참조하여 살펴보면, 하드마스크 패턴(27)을 이용하여 리듐막(22), 이리듐옥사이드막(23), 제1 백금막(24), 유전체 박막(25) 및 제2 백금막(26)을 식각하여 캐패시터를 형성시킨다. 여기서 식각할 때에 ECR(electron cyclotron resonance), ICP(Inductive Coupled Plasma), Helicon, RIE(reactive ion etching) 타입의 장비를 사용할 수 있으며, 식각가스로 NH3/CO 가스를 사용한다. 여기서 공정조건은 식각가스를 30 ~ 3000Sccm으로 하고, 챔버(Chamber) 압력으 로 3mT ~ 200mT, 파워는 500 ~ 2000W 범위로 식각을 진행한다.
결국, NH3/CO 플라즈마 가스를 식각가스로 사용함에 따라 NH3/CO 플라즈마 가스에서 발생된 질소가 하드마스크로 사용된 티타늄막(27) 표면에서 티타늄나이트라이드(또는 탄탈륨나이트라이드(TaN))로 개질되어 하부막을 이루는 물질과 높은 식각선택비를 유지할 수 있다.
이런 고선택비는 결과적으로 하드마스크로 사용되는 티타늄막(27)의 두께를 최소화 시킬 수 있으며, 또한, 형성된 캐패시터의 측벽에 펜스현상을 발생시키는 부산물의 양을 최소화 시켜 식각 프로파일의 슬로프를 수직으로 유지할 수 있다.
도4는 본 발명에 의한 캐패시터 제조방법에 따라 제조시 캐패시터 단면을 보여주는 전자현미경 사진이다.
도4를 참조하여 살펴보면, 하드마스크로 티타늄 또는 탄탈륨을 사용하고, 식각 가스로 NH3/CO 플라즈마 가스를 사용하여 전술한 바와 같이 식각을 진행하여 캐패시터를 형성한 결과, 캐패시터의 측벽에 펜스현상을 발생시키는 부산물의 양이 최소화되어 식각 프로파일의 슬로프를 수직으로 유지할 수 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라 강유전체 또는 고유전체 캐패시터를 제조하면, 캐패시터의 특성을 향상시켜 반도체 소자의 성능을 개선할 수 있다.

Claims (6)

  1. 기판에 하부전극용 도전성 전도막을 형성하는 단계;
    상기 도전성 전도막 상부에 유전체 박막을 형성하는 단계;
    상기 유전체 박막 상부에 상부전극용 제1 금속막을 형성하는 단계;
    상기 제1 금속막 상부에 금속막으로 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴과 NH3/CO 혼합 가스를 이용하여 상기 도전성 전도막, 상기 유전체 박막 및 상기 제1 금속막을 식각하여 패터닝하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하드마스크막 패턴은 티타늄 또는 탄탈륨을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 하드마스크막 패턴은 200 ~ 2000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 패터닝하는 단계는 상기 NH3/CO 혼합 가스를 30 ~ 3000Sccm으로 하고, 챔버압력으로 3mT ~ 200mT, 파워는 500 ~ 2000W 범위로 식각을 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 금속막은 백금, 이리듐, 루테늄, 이리듐옥사이드 또는 루테늄옥사이드를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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