JP3039461B2 - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに用
いられる強誘電体あるいは高誘電体を用いた容量素子の
製造方法に関する。
いられる強誘電体あるいは高誘電体を用いた容量素子の
製造方法に関する。
【０００２】
【従来の技術】半導体と例えばＰｂ（Ｚｒ1-x，Ｔｉx）
Ｏ3（以下、ＰＺＴと略称する）等の強誘電体を用いた
容量を組み合わせたいわゆる強誘電体メモリは強誘電体
の残留分極を利用して、”１”、”０”を記憶する。強
誘電体容量に印加した電圧とその時に得られる分極の関
係を図２に示す。例えば一度正のバイアスを加えた後に
バイアスを零に戻しても分極は零にはならず、残留分極
Ｐｒが残る。逆にバイアスを負にした後で零にもどすと
残留分極−Ｐｒが得られる。これを読み出すことによ
り”１”、”０”を判定しメモリとして使用する。この
情報は電源を切断しても保持されるために、不揮発性メ
モリとして動作することが知られている。
Ｏ3（以下、ＰＺＴと略称する）等の強誘電体を用いた
容量を組み合わせたいわゆる強誘電体メモリは強誘電体
の残留分極を利用して、”１”、”０”を記憶する。強
誘電体容量に印加した電圧とその時に得られる分極の関
係を図２に示す。例えば一度正のバイアスを加えた後に
バイアスを零に戻しても分極は零にはならず、残留分極
Ｐｒが残る。逆にバイアスを負にした後で零にもどすと
残留分極−Ｐｒが得られる。これを読み出すことによ
り”１”、”０”を判定しメモリとして使用する。この
情報は電源を切断しても保持されるために、不揮発性メ
モリとして動作することが知られている。
【０００３】この容量素子を形成する方法は、例えば特
開平８−２６４７３４に記載されている。この方法を図
３を用いて説明する。まず、（ａ）に示すようにシリコ
ン基板（図示なし）上に下地酸化膜（ＳｉＯ2）１を形
成した後、下部電極（Ｐｔ／Ｔｉの積層構造）層２、強
誘電体（ＰＺＴ）層３、上部電極（Ｐｔ）層４を順に積
層する。次に（ｂ）に示すように、エッチング時のマス
クとなるレジスト層１６を所定形状のパターンに形成
し、（ｃ）に示すようにＡｒガスを用いたイオンミリン
グあるいは塩素系ガスまたはフッ素系ガスを用いたプラ
ズマエッチング法により上部電極（Ｐｔ）層４をエッチ
ングし、更に続けて（ｄ）に示すようにＰＺＴ層３をエ
ッチングし、（ｅ）に示す形状に成形する。次に、
（ｆ）に示すようにレジストを酸素プラズマによるアッ
シング等の方法で除去し、スクラバ等を用いた表面処理
（後述する）を行う。
開平８−２６４７３４に記載されている。この方法を図
３を用いて説明する。まず、（ａ）に示すようにシリコ
ン基板（図示なし）上に下地酸化膜（ＳｉＯ2）１を形
成した後、下部電極（Ｐｔ／Ｔｉの積層構造）層２、強
誘電体（ＰＺＴ）層３、上部電極（Ｐｔ）層４を順に積
層する。次に（ｂ）に示すように、エッチング時のマス
クとなるレジスト層１６を所定形状のパターンに形成
し、（ｃ）に示すようにＡｒガスを用いたイオンミリン
グあるいは塩素系ガスまたはフッ素系ガスを用いたプラ
ズマエッチング法により上部電極（Ｐｔ）層４をエッチ
ングし、更に続けて（ｄ）に示すようにＰＺＴ層３をエ
ッチングし、（ｅ）に示す形状に成形する。次に、
（ｆ）に示すようにレジストを酸素プラズマによるアッ
シング等の方法で除去し、スクラバ等を用いた表面処理
（後述する）を行う。
【０００４】更に、（ｇ）に示すように、強誘電体３お
よび上部電極４のパターンより大きいパターン形状に再
びレジスト層１５を形成し、（ｈ）に示すようにイオン
ミリングあるいはプラズマエッチング法により下部電極
（Ｐｔ／Ｔｉ）２をエッチングし、（ｉ）に示すように
レジスト１５を前記と同様に除去した後、スクラバ等を
用いた表面処理（後述する）を行う。
よび上部電極４のパターンより大きいパターン形状に再
びレジスト層１５を形成し、（ｈ）に示すようにイオン
ミリングあるいはプラズマエッチング法により下部電極
（Ｐｔ／Ｔｉ）２をエッチングし、（ｉ）に示すように
レジスト１５を前記と同様に除去した後、スクラバ等を
用いた表面処理（後述する）を行う。
【０００５】しかし、このように上部電極や下部電極の
材料であるＰｔやＰＺＴ等をイオンミリングあるいはプ
ラズマエッチング法で加工した場合、エッチングマスク
として用いたレジストの側壁にこれらの材料とガスの反
応物を含む物質が再付着する。
材料であるＰｔやＰＺＴ等をイオンミリングあるいはプ
ラズマエッチング法で加工した場合、エッチングマスク
として用いたレジストの側壁にこれらの材料とガスの反
応物を含む物質が再付着する。
【０００６】イオンミリングの場合にはＡｒイオンでス
パッタされたＰｔやＰｂ、Ｚｒ、Ｔｉの蒸気圧が低いた
め、レジストを構成する有機物との混合物となってレジ
ストの側壁に再付着する。例えば塩素系ガスを用いたプ
ラズマエッチングの場合には、反応生成物であるＰｔＣ
ｌ2、ＰｂＣｌ2、ＺｒＣｌ4、ＴｉＣｌ4等の蒸気圧が低
いため、レジストを構成する有機物との混合物となって
再付着する。
パッタされたＰｔやＰｂ、Ｚｒ、Ｔｉの蒸気圧が低いた
め、レジストを構成する有機物との混合物となってレジ
ストの側壁に再付着する。例えば塩素系ガスを用いたプ
ラズマエッチングの場合には、反応生成物であるＰｔＣ
ｌ2、ＰｂＣｌ2、ＺｒＣｌ4、ＴｉＣｌ4等の蒸気圧が低
いため、レジストを構成する有機物との混合物となって
再付着する。
【０００７】図４は、上部電極（Ｐｔ）４と強誘電体
（ＰＺＴ）３のエッチングの際の側壁再付着の様子を示
した断面図である。エッチング後にレジストをまだ除去
していない段階では図４（ａ）の様に、側壁再付着物１
１はレジスト１６の側面に形成されている。レジスト層
を除去しても同図（ｂ）の様にレジスト層の側面に形成
された部分は残る。この部分は同図（ｃ）の様に例えば
後でブラシ等を用いた、いわゆるスクラバ等によって機
械的に除去することができ、充分な洗浄を行うことで最
終的に同図（ｄ）の様な形状が得られる。
（ＰＺＴ）３のエッチングの際の側壁再付着の様子を示
した断面図である。エッチング後にレジストをまだ除去
していない段階では図４（ａ）の様に、側壁再付着物１
１はレジスト１６の側面に形成されている。レジスト層
を除去しても同図（ｂ）の様にレジスト層の側面に形成
された部分は残る。この部分は同図（ｃ）の様に例えば
後でブラシ等を用いた、いわゆるスクラバ等によって機
械的に除去することができ、充分な洗浄を行うことで最
終的に同図（ｄ）の様な形状が得られる。
【０００８】この側壁再付着は下部電極（Ｐｔ）のエッ
チング時にも同様に発生し、これに対して同様の除去を
行った様子を示した断面図が図５（ａ）〜（ｅ）であ
る。レジスト側壁再付着物１２はレジスト除去後（同図
（ｂ））にスクラバ等を用いることにより同図（ｃ）に
示す様にある程度機械的に除去できる。しかし、この場
合には前述の上部電極／強誘電体のエッチングの場合と
異なり、側壁再付着物１２が段差構造の最上部にないの
で、加工された上部電極（Ｐｔ）と強誘電体（ＰＺＴ）
が障害物となり、完全な機械的除去が困難である。同図
（ｄ）に示す様にスクラブ工程で側壁付着物の取り残し
が生ずる。
チング時にも同様に発生し、これに対して同様の除去を
行った様子を示した断面図が図５（ａ）〜（ｅ）であ
る。レジスト側壁再付着物１２はレジスト除去後（同図
（ｂ））にスクラバ等を用いることにより同図（ｃ）に
示す様にある程度機械的に除去できる。しかし、この場
合には前述の上部電極／強誘電体のエッチングの場合と
異なり、側壁再付着物１２が段差構造の最上部にないの
で、加工された上部電極（Ｐｔ）と強誘電体（ＰＺＴ）
が障害物となり、完全な機械的除去が困難である。同図
（ｄ）に示す様にスクラブ工程で側壁付着物の取り残し
が生ずる。
【０００９】この側壁再付着物はＰｔあるいはＰｔＣｌ
2を含むために、完全な絶稼物ではなく導電性を有す
る。同図（ｅ）に示す様に、スクラブ工程で取り残した
側壁再付着物が、この工程より後の工程で折れて上部電
極と下部電極間をつなぐように残ることになると容量の
ショートを招くことになる。従って、この容量素子の製
造方法を半導体メモリに用いた場合、歩留まりが著しく
低くなる問題点があった。
2を含むために、完全な絶稼物ではなく導電性を有す
る。同図（ｅ）に示す様に、スクラブ工程で取り残した
側壁再付着物が、この工程より後の工程で折れて上部電
極と下部電極間をつなぐように残ることになると容量の
ショートを招くことになる。従って、この容量素子の製
造方法を半導体メモリに用いた場合、歩留まりが著しく
低くなる問題点があった。
【００１０】
【発明が解決しようとする課題】本発明は、レジストの
側壁再付着物による容量ショートを防止し、歩留まりの
高い容量素子の製造方法および半導体メモリの製造方法
を提供することを目的とする。
側壁再付着物による容量ショートを防止し、歩留まりの
高い容量素子の製造方法および半導体メモリの製造方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、半導体基板上
に形成される容量素子の製造方法において、下部電極、
誘電体膜および上部電極を下側から順次成膜して積層す
る工程と、この上部電極の上に第１のレジストを所定パ
ターン状に形成する工程と、第１のレジストをマスクと
して前記上部電極をエッチングする第１のエッチング工
程と、第１のレジストを除去する工程と、エッチングに
よって成形された上部電極の上に、第２のレジストを前
記第１のレジストのパターンよりも小さいパターン状に
形成する工程と、第２のレジストをマスクとして前記上
部電極と前記誘電体膜をエッチングする第２のエッチン
グ工程とを含む容量素子の製造方法に関する。
に形成される容量素子の製造方法において、下部電極、
誘電体膜および上部電極を下側から順次成膜して積層す
る工程と、この上部電極の上に第１のレジストを所定パ
ターン状に形成する工程と、第１のレジストをマスクと
して前記上部電極をエッチングする第１のエッチング工
程と、第１のレジストを除去する工程と、エッチングに
よって成形された上部電極の上に、第２のレジストを前
記第１のレジストのパターンよりも小さいパターン状に
形成する工程と、第２のレジストをマスクとして前記上
部電極と前記誘電体膜をエッチングする第２のエッチン
グ工程とを含む容量素子の製造方法に関する。
【００１２】この場合、前記上部電極と前記下部電極の
材質が等しいことが好ましい。また、前記上部電極と前
記下部電極の厚さが等しいことが好ましい。
材質が等しいことが好ましい。また、前記上部電極と前
記下部電極の厚さが等しいことが好ましい。
【００１３】本発明では、前記第１のエッチング工程及
び前記第２のエッチング工程の後にブラシスクラブある
いはジェット水スクラブ工程を行うことにより、側壁再
付着物を取り除くことができる。
び前記第２のエッチング工程の後にブラシスクラブある
いはジェット水スクラブ工程を行うことにより、側壁再
付着物を取り除くことができる。
【００１４】本発明では、このような製造方法により半
導体基板上に複数個の容量素子を同時に形成することで
半導体メモリを製造することができる。
導体基板上に複数個の容量素子を同時に形成することで
半導体メモリを製造することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面１
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１６】まず、図１（ａ）に示すようにシリコン基
板（図示なし）上に下地酸化膜（ＳｉＯ2）１を形成し
た後、下部電極（Ｐｔ）層２、強誘電体（ＰＺＴ）層
３、上部電極（Ｐｔ）層４を順に積層する。ここで、上
部電極４と下部電極２は同じ材質（Ｐｔ）であり、かつ
その膜厚はどちらも２００ｎｍと等しくとる。強誘電体
（ＰＺＴ）層３の厚さは２００ｎｍとする。各層の成膜
方法は、ＤＣあるいはＲＦスバッタ法を用いることがで
きるが、ＰＺＴはゾルゲル法により成膜することも可能
である。
板（図示なし）上に下地酸化膜（ＳｉＯ2）１を形成し
た後、下部電極（Ｐｔ）層２、強誘電体（ＰＺＴ）層
３、上部電極（Ｐｔ）層４を順に積層する。ここで、上
部電極４と下部電極２は同じ材質（Ｐｔ）であり、かつ
その膜厚はどちらも２００ｎｍと等しくとる。強誘電体
（ＰＺＴ）層３の厚さは２００ｎｍとする。各層の成膜
方法は、ＤＣあるいはＲＦスバッタ法を用いることがで
きるが、ＰＺＴはゾルゲル法により成膜することも可能
である。
【００１７】次に（ｂ）に示すように、エッチング時の
マスクとなるレジスト層５を選択的に形成するが、この
時の厚さは次に行うエッチング時に問題が無い程度の厚
さで、通常は２μｍ程度とする。この時、このレジスト
層は最終的に形成すべき容量構造の下部電極に対応した
パターンを持っている。
マスクとなるレジスト層５を選択的に形成するが、この
時の厚さは次に行うエッチング時に問題が無い程度の厚
さで、通常は２μｍ程度とする。この時、このレジスト
層は最終的に形成すべき容量構造の下部電極に対応した
パターンを持っている。
【００１８】次に（ｃ）に示すようにＡｒガスを用いた
イオンミリングあるいは塩素系ガスまたはフッ素系ガス
を用いたプラズマエッチング法により上部電極（Ｐｔ）
４をエッチングする。このエッチングは強誘電体（ＰＺ
Ｔ）３が露出した直後に終了する。これは、特にプラズ
マエッチングを用いた場合にはその際の発光分析を行
い、ＰＺＴとの反応が始まったことを確認することによ
り容易に実現される。これにより（ｄ）に示す形態にな
る。
イオンミリングあるいは塩素系ガスまたはフッ素系ガス
を用いたプラズマエッチング法により上部電極（Ｐｔ）
４をエッチングする。このエッチングは強誘電体（ＰＺ
Ｔ）３が露出した直後に終了する。これは、特にプラズ
マエッチングを用いた場合にはその際の発光分析を行
い、ＰＺＴとの反応が始まったことを確認することによ
り容易に実現される。これにより（ｄ）に示す形態にな
る。
【００１９】次にマスクとして用いたレジスト層５をア
ッシング（酸素との反応を用いたレジスト灰化）により
除去する。続いて、スクラバ等を用いた表面処理を行っ
て（ｅ）に示す形状になる。
ッシング（酸素との反応を用いたレジスト灰化）により
除去する。続いて、スクラバ等を用いた表面処理を行っ
て（ｅ）に示す形状になる。
【００２０】次に（ｆ）に示すように上部電極のパター
ンを持ったレジスト層６を形成する。この場合も、次に
行われるエッチングの際のマスクとして使用できる程度
の厚さとして、２μｍ程度が良い。次に（ｇ）、（ｈ）
に示すように上部電極（Ｐｔ）４、強誘電体（ＰＺＴ）
層３、下部電極（Ｐｔ）２をエッチングする。この時、
（ｇ）、（ｈ）中に示した領域Ｐでは先に上部電極（Ｐ
ｔ）４が、次に強誘電体（ＰＺＴ）３がエッチングされ
るのに対して、領域Ｏでは先に強誘電体（ＰＺＴ）３
が、次に下部電極（Ｐｔ）２がエッチングされる。エッ
チング終了後には（ｉ）に示す形状になる。これは、イ
オンミリングの場合にはＰＺＴとＰｔのエッチングレー
トの選択性が小さく、どちらも１０ｎｍ／ｍｉｎ程度で
あり、かつ上部電極Ｐｔと下部電極Ｐｔの厚さを等しく
してあるためである。また、プラズマエッチングを用い
た場合には、例えば特開平８−２６４７３４で述べられ
ている様に、３：２の混合比のＣｌ2とＣ2Ｆ6混合ガス
をＡｒに対して３０％混合したガスを用い、エッチング
チャンバの周囲を囲むコイルに加えるＲＦパワーを６０
０Ｗ程度にすることにより、どちらのエッチングレート
も８０ｎｍ／ｍｉｎ程度で等しくすることは可能であ
る。従って、どちらの方法もここに示すエッチング工程
に使用できる。
ンを持ったレジスト層６を形成する。この場合も、次に
行われるエッチングの際のマスクとして使用できる程度
の厚さとして、２μｍ程度が良い。次に（ｇ）、（ｈ）
に示すように上部電極（Ｐｔ）４、強誘電体（ＰＺＴ）
層３、下部電極（Ｐｔ）２をエッチングする。この時、
（ｇ）、（ｈ）中に示した領域Ｐでは先に上部電極（Ｐ
ｔ）４が、次に強誘電体（ＰＺＴ）３がエッチングされ
るのに対して、領域Ｏでは先に強誘電体（ＰＺＴ）３
が、次に下部電極（Ｐｔ）２がエッチングされる。エッ
チング終了後には（ｉ）に示す形状になる。これは、イ
オンミリングの場合にはＰＺＴとＰｔのエッチングレー
トの選択性が小さく、どちらも１０ｎｍ／ｍｉｎ程度で
あり、かつ上部電極Ｐｔと下部電極Ｐｔの厚さを等しく
してあるためである。また、プラズマエッチングを用い
た場合には、例えば特開平８−２６４７３４で述べられ
ている様に、３：２の混合比のＣｌ2とＣ2Ｆ6混合ガス
をＡｒに対して３０％混合したガスを用い、エッチング
チャンバの周囲を囲むコイルに加えるＲＦパワーを６０
０Ｗ程度にすることにより、どちらのエッチングレート
も８０ｎｍ／ｍｉｎ程度で等しくすることは可能であ
る。従って、どちらの方法もここに示すエッチング工程
に使用できる。
【００２１】次にマスクとして用いたレジスト層６をア
ッシング（酸素との反応を用いたレジスト灰化）により
除去する。続いて、スクラバ等を用いた表面処理を行っ
て側壁再付着物を除去し（ｊ）に示す形状を形成する。
ッシング（酸素との反応を用いたレジスト灰化）により
除去する。続いて、スクラバ等を用いた表面処理を行っ
て側壁再付着物を除去し（ｊ）に示す形状を形成する。
【００２２】このように、本発明においては（ｅ）およ
び（ｊ）の形状を形成する際にスクラバ等を用いた表面
処理を２回行っている。しかし、本発明においては図１
から明らかな様に、レジスト側壁再付着物は段差構造の
最上部にある。従って、図４に示した場合と同様にスク
ラブによる除去が可能であり、どちらの工程においても
図５に示した様なレジスト側壁再付着物による容量ショ
ートは発生しない。
び（ｊ）の形状を形成する際にスクラバ等を用いた表面
処理を２回行っている。しかし、本発明においては図１
から明らかな様に、レジスト側壁再付着物は段差構造の
最上部にある。従って、図４に示した場合と同様にスク
ラブによる除去が可能であり、どちらの工程においても
図５に示した様なレジスト側壁再付着物による容量ショ
ートは発生しない。
【００２３】以上の説明では上部電極、下部電極共にＰ
ｔの２００ｎｍ厚としたが、特に下部電極は下地酸化膜
との密着性を考えて、Ｐｔの下にＴｉを入れた構造が用
いられる場合が多い。この場合においても、例えばＰｔ
が２００ｎｍに対してＴｉが２０ｎｍ程度の厚さであれ
ば、上部電極であるＰｔ２００ｎｍをエッチングするの
に要する時間と、下部電極であるＰｔ（２００ｎｍ）／
Ｔｉ（２０ｎｍ）をエッチングするのに要する時間は１
０％程度しか変わらない。これが容量の加工形状に与え
る影響は無視できるはど小さいため、この場合にも本発
明が適用できる。
ｔの２００ｎｍ厚としたが、特に下部電極は下地酸化膜
との密着性を考えて、Ｐｔの下にＴｉを入れた構造が用
いられる場合が多い。この場合においても、例えばＰｔ
が２００ｎｍに対してＴｉが２０ｎｍ程度の厚さであれ
ば、上部電極であるＰｔ２００ｎｍをエッチングするの
に要する時間と、下部電極であるＰｔ（２００ｎｍ）／
Ｔｉ（２０ｎｍ）をエッチングするのに要する時間は１
０％程度しか変わらない。これが容量の加工形状に与え
る影響は無視できるはど小さいため、この場合にも本発
明が適用できる。
【００２４】上記の例では誘電体膜として、強誘電体材
料であるＰＺＴを用いて説明したが、例えばＳｒＢｉ2
Ｔａ2Ｏ9等の他の強誘電体材料、あるいは例えばＢａ
（Ｓｒ1 -xＴｉx）Ｏ3等の高誘電体材料を用いることも
できる。
料であるＰＺＴを用いて説明したが、例えばＳｒＢｉ2
Ｔａ2Ｏ9等の他の強誘電体材料、あるいは例えばＢａ
（Ｓｒ1 -xＴｉx）Ｏ3等の高誘電体材料を用いることも
できる。
【００２５】更に、プラズマエッチングを用いて上部電
極、下部電極の加工を行う場合、実用上充分なエッチン
グレートが得られる種類のガスを用いればよく、例えば
Ｃｌ 2、ＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、ＣＣｌ2Ｆ2およびＣ
ＨＣｌＦＣＦ3等より選ばれる少なくとも一種を含むガ
スを用いても同様の結果が得られる。
極、下部電極の加工を行う場合、実用上充分なエッチン
グレートが得られる種類のガスを用いればよく、例えば
Ｃｌ 2、ＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、ＣＣｌ2Ｆ2およびＣ
ＨＣｌＦＣＦ3等より選ばれる少なくとも一種を含むガ
スを用いても同様の結果が得られる。
【００２６】また、下部電極および上部電極の材料とし
てＰｔの他にＰｔ、Ｔｉ、Ｉｒ、ＩｒＯ2、Ｒｕおよび
ＲｕＯ2からなる群より選ばれる少なくとも一種を用い
ることができる。
てＰｔの他にＰｔ、Ｔｉ、Ｉｒ、ＩｒＯ2、Ｒｕおよび
ＲｕＯ2からなる群より選ばれる少なくとも一種を用い
ることができる。
【００２７】
【発明の効果】本発明によれば、容量素子加工時にイオ
ンミリングやプラズマエッチングによるエッチングの際
に、レジストの側壁に生じた再付着物を容易に除去する
ことができるので、歩留まりよく容量素子を製造するこ
とができ、特にこの容量素子を多数備えた半導体メモリ
の歩留まりを向上することができる。
ンミリングやプラズマエッチングによるエッチングの際
に、レジストの側壁に生じた再付着物を容易に除去する
ことができるので、歩留まりよく容量素子を製造するこ
とができ、特にこの容量素子を多数備えた半導体メモリ
の歩留まりを向上することができる。
【図１】本発明の容量素子の製造方法の一実施形態の工
程断面図である。
程断面図である。
【図２】強誘電体容量のヒステリシス特性の例を示す図
である。
である。
【図３】従来の容量素子の製造方法の一例を示す工程断
面図である。
面図である。
【図４】従来の容量素子の製造方法における上部電極お
よび強誘電体加工後のレジスト側壁再付着物の除去方法
を示す工程断面図である。
よび強誘電体加工後のレジスト側壁再付着物の除去方法
を示す工程断面図である。
【図５】従来の容量素子の製造方法における下部電極加
工後のレジスト側壁再付着物の除去方法を示す工程断面
図である。
工後のレジスト側壁再付着物の除去方法を示す工程断面
図である。
１ 下地酸化膜（ＳｉＯ2） ２ 下部電極（Ｐｔ）層 ３ 強誘電体（ＰＺＴ）層 ４ 上部電極（Ｐｔ）層 ５、６ レジスト層 １１、１２ 側壁再付着物 １３ スクラバのブラシ
Claims (12)
- 【請求項１】 半導体基板上に形成される容量素子の製
造方法において、 下部電極、誘電体膜および上部電極を下側から順次成膜
して積層する工程と、 この上部電極の上に第１のレジストを所定パターン状に
形成する工程と、 第１のレジストをマスクとして前記上部電極をエッチン
グする第１のエッチング工程と、 第１のレジストを除去する工程と、 エッチングによって成形された上部電極の上に、第２の
レジストを前記第１のレジストのパターンよりも小さい
パターン状に形成する工程と、 第２のレジストをマスクとして前記上部電極と前記誘電
体膜をエッチングする第２のエッチング工程とを含む容
量素子の製造方法。 - 【請求項２】 前記上部電極と前記下部電極の材質が等
しいことを特徴とする請求項１記載の容量素子の製造方
法。 - 【請求項３】 前記上部電極と前記下部電極の厚さが等
しいことを特徴とする請求項２記載の容量素子の製造方
法。 - 【請求項４】 前記第１のエッチング工程及び前記第２
のエッチング工程の後にブラシスクラブあるいはジェッ
ト水スクラブ工程を行うことを特徴とする請求項１〜３
のいずれかに記載の容量素子の製造方法。 - 【請求項５】 前記第１のエッチング工程または前記第
２のエッチング工程は、不活性ガスを用いたイオンミリ
ング法を用いるエッチングであることを特徴とする請求
項１〜４のいずれかに記載の容量素子の製造方法。 - 【請求項６】 前記第１のエッチング工程または前記第
２のエッチング工程は、プラズマエッチング法を用いる
エッチングであることを特徴とする請求項１〜４のいず
れかに記載の容量素子の製造方法。 - 【請求項７】 前記プラズマエッチング法は、Ｃｌ2、
ＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、ＣＣｌ2Ｆ2およびＣＨＣｌＦ
ＣＦ3からなる群より選ばれる少なくとも一種を含むガ
スを用いることを特徴とする請求項６記載の容量素子の
製造方法。 - 【請求項８】 前記下部電極および上部電極は、Ｐｔ、
Ｔｉ、Ｉｒ、ＩｒＯ 2、ＲｕおよびＲｕＯ2からなる群よ
り選ばれる少なくとも一種からなることを特徴とする請
求項１〜７のいずれかに記載の容量素子の製造方法。 - 【請求項９】 前記誘電体膜がＰｂ（Ｚｒ1-x，Ｔｉx）
Ｏ3、ＳｒＢｉ2Ｔａ 2Ｏ9およびＢａ（Ｓｒ1-x，Ｔｉx）
Ｏ3からなる群より選ばれる少なくとも一種からなるこ
とを特徴とする請求項１〜８のいずれかに記載の容量素
子の製造方法。 - 【請求項１０】 請求項１〜９のいずれかに記載の製造
方法により半導体基板上に複数個の容量素子を同時に形
成することを特徴とする半導体メモリの製造方法。 - 【請求項１１】 請求項１〜９のいずれかに記載の製造
方法により形成された容量素子。 - 【請求項１２】 請求項１０記載の製造方法により形成
された半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191193A JP3039461B2 (ja) | 1997-07-16 | 1997-07-16 | 容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191193A JP3039461B2 (ja) | 1997-07-16 | 1997-07-16 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140760A JPH1140760A (ja) | 1999-02-12 |
| JP3039461B2 true JP3039461B2 (ja) | 2000-05-08 |
Family
ID=16270458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191193A Expired - Fee Related JP3039461B2 (ja) | 1997-07-16 | 1997-07-16 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039461B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4629021B2 (ja) * | 2006-11-21 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-07-16 JP JP9191193A patent/JP3039461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1140760A (ja) | 1999-02-12 |
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