KR100285871B1 - 강유전체를 가진 캐패시터를 포함하는 반도체 디바이스 및 그의 제조방법 - Google Patents
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Abstract
캐패시터(2)가 반도체 소자(1)를 가진 반도체 바디(3)의 표면(10)상에 제공되는 반도체 디바이스 제조 방법으로써, 이때 하부 전극(11), 산화 강유전체(12) 및 상부 전극(13)이 순서대로 제공되며, 이때 상기 상부 전극은 상기 유전체의 에지는 커버하지 않으며, 그후 중첩된 금속 컨덕터 트랙을 가진 절연층(14)이 제공된다. 본 발명에 따라, 상기 상부 전극(13)에 의해 커버되지 않은 유전체(12)의 에지가 사실상 수소가 흡수되지 않는 코팅층(14, 20 또는 30)으로 코팅된다. 수소 대기 중에서의 가열은 상기 절연층상에서 도전체 트랙의 침전동안 일어나는 불포화 결합을 중화시키는 반면, 상기 코팅층은 수소에 의한 악영향으로부터 상기 유전체를 보호한다. 그때 상기 반도체 디바이스는 비교적 짧은 액세스 타임을 갖는다.
Description
제1도는 본 발명에 따라 코팅층이 제공된 강유전체를 포함하는 표면에 캐패시터를 가진 반도체 디바이스의 횡단면도.
제2도 내지 제5도는 본 발명의 다른 실시예에 따라 코팅층이 제공된 강유전체를 포함하는 표면에서 캐패시터를 가진 반도체 디바이스의 횡단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 소자 2 : 캐패시터
3 : 반도체 바디 11 : 하부전극
12 : 강유전체 13 : 상부전극
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것으로, 그에 따라 반도체 소자를 포함하는 반도체 바디의 표면상에 캐패시터가 제공되며, 상기 반도체 소자에는 연속적으로 하부전극, 산화 강유전체, 및 상부 전극이 상기 유전체의 에지를 상기 상부 전극이 커버하지 않는 방식으로 제공되며, 그후 중첩된 금속 도전체 트랙을 가진 절연층이 제공된다. 본 발명은 또한 강유전체를 가진 캐패시터를 포함하는 반도체 디바이스에 관련된다.
이러한 방법은, 예컨대, 컴퓨터안의 전자 메모리로써 동작할 수 있는 반도체 디바이스를 제조하는데 적합하다. 그때 상기 반도체 바디는 매우 많은 반도체 소자 및 캐패시터를 포함한다. 유전체로써 강유전체 물질을 가진 캐패시터는 비-소멸성 메모리 소자를 형성한다. 전계가 강유전체 물체 사이에 인가되고 다시 제거될 때, 상기 물체의 영구적인 분극상태가, 전계의 방향에 따라, 유지된다. 즉, 상기 강유전체는 상기 전계의 방향을 기억한다. 특히, 예컨대 납 티탄, 납-란탄 티탄, 및 납-란탄-지르코늄 티탄과 같은 산화물은 강유전체 성질을 나타낸다.
유럽 특허 출원 제 P1200525.3 호(PHN B.274)는 서두에 언급된 바와같은 종류의 방법을 기술하는데, 이 방법에 의해 백금을 함유한 하부 전극, 강유전체, 및 백금을 함유한 상부 전극을 가진 캐패시터가 반도체 바디상에 제공된다. 납-지르코늄 티탄이 이 경우 강유전체로써 사용된다. 상기 반도체 바디는 실리콘 산화물로된 절연층에 걸쳐 제공된 TiW 및 Al 의 금속 도전체 트랙에 의해 캐패시터에 접속되는 스위칭 트랜지스터를 포함한다.
사실상 기술된 바와같이 공지된 방법에 의해 제조된 디바이스는 비교적 느리고, 예컨대, 100nsec 보다 긴 액세스 타임을 갖는 것으로 알려져 있다.
본 발명은 비교적 짧은 액세스 타임을 가진 다비이스가 만들어지는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따라, 서두에 언급된 방법을 상기 목적을 위해 상기 상부 전극에 의해 커버되지 않은 유전층의 에지가 사실상 수소를 흡수하지 않는 코팅층으로 커버되어 있고, 상기 디바이스가 수소를 함유한 대기중에서 가열되는 것을 특징으로 한다.
상기 금속 컨덕터 트랙이 이 층상에 형성될때 상기 공지된 방식에 의한 디바이스의 제조가 절연층의 표면층안에 형성되는 프리 또는 불포화 결합이 되는 것이 공지되어 있다.
공지된 방식에 있어서, 상기 디바이스는 수소를 가진 이들 불포화 결합을 차단하고 그들을 중화시키기 위해 통상적인 방식으로 수소를 함유한 대기중에서 가열될 수 없다. 사실상, 산화 강유전체 물질이 또한 수소를 함유한 대기중에서 가열되며 전기적으로 도체인 물질을 형성하도록 환원될 것이다. 수소를 함유한 대기중에서의 가열전에 사실상 수소를 흡수하지 않는 코팅층을 가진 상부 전극에 의해 커버되지 않은 유전체의 에지를 커버하므로써, 수소를 함유한 대기중에서 가열이 발생하고, 상기 불포화 결합이 중화된다. 예컨대, 코팅층으로써, 실리콘 질화물 또는 실리콘 옥시나이트라이드 층이 제공된다. 약 100nsec 의 액세스 타임이 25nsec 보다 감소될 수 있다.
소량의 수소가 상기 상부 전극을 통해 확산할 수 있고 상기 상부 전극 아래에 위치한 강유전체를 환원시킬 수 있다.
La0.5Sr0.5CoO3와 같은 산화 도전체로 이루어진 상부 전극이 사용될 수도 있다. 이러한 상부 전극이 수소에 의해 파손될 수도 있다. 양호하게도, 코팅층이 전체 상부 전극에 걸쳐 제공된다.
본 발명에 따른 방법은 실리콘 질화물층이 코팅층으로써 제공된다. 실리콘 질화물이 수소에 대해 매우 양호한 장벽을 형성하는 반면, 실리콘 질화물이 실제로 전체 반도체 디바이스에 걸쳐 페서베이팅층으로써 사용된다. 게다가, 실리콘 질화물이 실리콘 산화물에 대해 선택적으로 잘 에칭되며, 그에 따라 상기 실리콘 질화물이 그것이 캐패시터의 영역에서만 제공되는 패턴으로 쉽게 이루어질 수 있다. 실리콘 질화물의 공급은, 예컨대, 기체상(CVD)으로부터의 침전과 같은 공지된 기술에 의해 초래될 수 있다. 특히, 약 800℃ 의 온도에서 제공된 실리콘 질화물은 수소에 대해 매우 양호한 장벽을 형성한다.
상기 실리콘 질화물과 반도체 표면사이에 실리콘 산화물층이 제공될때 부수적인 이점이 얻어진다. 기계적인 응력이 상기 실리콘 질화물간에서 일어날 수 있으며, 도전체 트랙 또는 캐패시터의 전극안에서 크랙 또는 시프트를 초래할 수도 있다. 상기 실리콘 산화물층은 이들 응력을 흡수할 수도 있으며, 그에따라 도전체 트랙 및 전극이 완전한 상태를 유지한다. 상기 실리콘 산화물층이 공지된 방식(예컨대, 1atm, SILOX 처리)으로 제공될 수 있으며, 플라즈마(PECVD)에 의해 지지될 수 있다.
다른 실시예가 코팅층으로써 수소-흡수층이 제공되는 것을 특징으로 한다. 예컨대, 니켈 또는 팔라듐이 수소-흡수층으로써 제공될 수 있다. 이층은 도전체 트랙 역할을 할수도 있다. 상기 흡수층은 매우 소량의 수소가 수소 대기중에서의 가열동안 상기 강유전체를 통과할 수 있는 두께여야 한다.
양호하게도, 팔라듐이 수소-흡수층으로써 제공된다.
팔라듐이 수소를 잘 흡수하는 반면, 예컨대, 스퍼터링 처리에 의해 쉽게 제공된다.
도전형 수소-흡수층이 사용될 경우, 상기 캐패시터는 단락될 수 있다. 양호하게도, 절연성 보조층이 수소-흡수층과 반도체 바디의 표면사이에 제공된다. 상기 절연성 보조층의 제공은 상기 도전성 수소-흡수층이 제거될 필요가 없음과 추가된 도전체 트랙으로 사용될 수 있음을 의미한다.
양호하게도, 실리콘 질화물층은 기체상으로부터의 플라즈마 강화 침전 처리(Plasma Enhanced Chemicel Vapour Deposition, PECVD)에 의해 보조층으로써 제공된다. PECVD 실리콘 질화물은 약 200 및 350℃ 사이의 비교적 낮은 온도에서 제공되며, 그에 따라 반도체 디바이스상의 온도의 영향이 작아진다. PECVD에 의해 제공되는 실리콘 질화물은 정량의 수소를 함유한다. 반도체 디바이스의 가열 동안, 이 수소는 상기 강유전체로 확산할 수 있으며, 그에 따라 이 유전체의 저하를 유발한다. 상기 흡수층은 실리콘 질화물 층으로부터의 수소를 흡수하며 그에따라 실리콘 질화물안에서 낮은 수소 입력을 유지하므로써, 상기 수소가 상기 실리콘 질화물 층으로부터 상기 강유전체로 확산하지 않을 것이다. 게다가, 수소에 대한 실리콘 질화물층의 투과율은 작아진다.
본 발명은 하부 전극, 산화 강유전체, 및 상기 유전체의 에지를 커버하지 않는 상부 전극을 가진 캐패시터가 제공되는 표면과 반도체 소자를 가진 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로, 중첩된 금속 도전체 트랙을 가진 절연층이 반도체 바디상에 제공된다. 본 발명에 따라, 상기 디바이스는 실제로 수소를 흡수하지 않는 코팅층이 상기 에지의 영역에서 제공되는 것을 특징으로 한다. 이러한 반도체 디바이스가 산화 강유전체를 파손시키지 않고 그것의 액세스 시간을 감소시키기 위해 수소를 함유한 대기중에서 가열될 수 있다.
수소를 함유한 대기중에서의 가열동안, 소량의 수소가 상부 전극을 통해 확산할 수 있으며 상기 상부 전극 아래에 위치한 강유전체를 환원시킨다. 그러므로, 바람직하게는, 코팅층이 전체 상부 전극에 걸쳐 제공된다.
바람직하게는 본 발명에 따른 디바이스는 실리콘 질화물이 코팅층으로써 제공되는 것을 특징으로한다. 실리콘 질화물은 수소에 대해 매우 양호한 장벽을 형성하는 반면, 실리콘 질화물이 전체 반도체 디바이스에 걸쳐 페서베이팅 층으로써 사용된다. 게다가, 실리콘 질화물은 실리콘 산화물에 대해 선택적으로 매우 양호하게 에칭될 수 있다. 상기 실리콘 질화물의 공급이, 예컨대, 기체상(CVD)으로 부터의 침전과 같은 공지된 기술에 의해 발생할 수 있다. 특별히, 약 800℃ 의 온도에서 제공된 실리콘 질화물은 수소에 대한 매우 양호한 장벽을 형성하며, 그에 따라 상기 반도체 디바이스가 수소를 함유한 대기중에서 가열될 수 있다.
부수적인 이점이 실리콘 산화물층이 상기 실리콘 질화물층과 반도체 바디의 표면사이에 제공될때 얻어진다.
기계적 응력이 상기 실리콘 질화물안에 발생할 수 있으며, 전도체 트랙 또는 캐패시터 전극안에서 크랙 또는 시프트를 일으킬 수 있다. 상기 실리콘 산화물층이 이들 응력을 흡수할 수 있기 때문에, 상기 도전체 트랙 및 전극이 완전한 상태를 유지하게 된다.
다른 실시예가 수소-흡수층이 코팅층으로써 제공되는 것을 특징으로 한다. 예컨대, 니켈 또는 팔라듐층이 수소-흡수 층으로써 제공될 수 있다. 상기 반도체 디바이스가 산화 강유전체를 파손시키지 않고 수소를 함유한 대기중에서 가열될 수 있다. 상기 층은 도전체 트랙 역할을 할수도 있다. 상기 흡수층은 소량의 수소가 수소를 함유한 대기중에서의 가열동안 강유전체를 통과할 수 있는 두께를 가져야만 한다.
양호하게도, 팔라듐이 수소-흡수층으로써 제공된다.
팔라듐은 수소를 잘 흡수하는 동시에, 예컨대, 스퍼터링 처리에 의해 쉽게 제공될 수 있다.
도전성 수소-흡수층이 사용될 경우, 캐패시터가 단락될 수 있다. 양호하게도, 절연성 보조층이 수소-흡수층과 반도체 바디의 표면 사이에 제공된다. 절연성 보조층으로 인해, 상기 흡수 층이 부수적인 도전체 트랙으로써 사용될 수 있다.
양호하게도, 실리콘 질화물층이 기체상으로 부터의 플라즈마 강화 침전 처리(Plasma Enhansed Chemicel Vapour Deposition, PECVD)에 의해 보조층으로써 제공된다. PECVD 가 약 200 및 350℃ 사이의 비교적 낮은 온도에서 제공되므로, 반도체 디바이스상에 미치는 온도의 영향은 작아진다. 반도체 디바이스의 가열동안, 이 수소는 강유전체로 확산할 수 있으며, 이 유전체의 저하를 유발할 수 있다. 상기 흡수층은 실리콘 질화물층으로부터 수소를 흡수하며 실리콘 질화물에서 낮은 수소 입력을 유지하며, 실리콘 질화물로 층으로부터 강유전체로 확산하지 않을 것이다. 게다가, 수소에 대한 실리콘 질화물층의 투과율은 작아진다.
제 1 도는 본 발명에 따라 형성된 반도체 디바이스의 횡단면도이다. 본 발명에 따른 방식으로, 반도체 디바이스가 다음과 같이 제조된다. 즉, 캐패시터(2)가 반도체 소자(1)를 포함하는 반도체 바디의 표면상에 하부 전극(11), 산화 강유전체(12), 및 상부 전극(13)의 공급을 통해 제공되며, 이때 상부 전극은 상기 유전체의 에지를 커버하지 않으며, 그런다음 겹쳐진 금속 도전체 트랙(17 및 18)을 가진 절연층(14)이 제공된다. 이러한 반도체 디바이스는 스위칭 전자공학에 따른 메모리 소자를 형성한다. 상기 목적을 위해, 스위칭 트랜지스터로써 동작하는 반도체 소자(1)가 캐패시터(2)에 접속된다. 단지 하나의 트랜지스터(1)와 단지 하나의 캐패시터(2)가 설명의 간단을 위해 도시되지만, 실제로 반도체 바디(3)는 매우 많은 트랜지스터와 캐패시터를 포함한다. 상기 MOS 트랜지스터는 약 30 m 의 두께를 가진 실리콘 산화층(5)에 의해 반도체 바디(3)로부터 절연된 다결정 실리콘의 게이트 전극(4)을 가진 실리콘 반도체 바디(3)에서의 통상적인 방식에 의해 제공된다. 상기 게이트 전극(4)은 실리콘 산화층(6)에 의해 절연된다. 서로 다른 트랜지스터가 필드 산화 영역(7)에 의해 서로 분리된다. 트랜지스터의 소스 및 드레인 영역(8 및 9)이 필드 산화 영역(7)과 게이트 전극(4)사이의 확산을 통해 이루어진다. 상기 반도체는 메모리 소자를 형성하는 캐패시터 (2)가 백금을 함유한 하부 전극(11), 강유전체(12), 및 백금을 함유한 상부 전극(13)과 함께 공지된 방식으로 제공되는 표면(10)을 포함한다. 하부 전극(11)이, 예컨대, Si〈100〉 슬라이스(3)에는 약 600nm 두께의 SiO2(6) 층이 제공되고, 그 안에는 20nm 두께의 티탄층이 침전되고, 39nm 두께의 백금층이 침전되며, 끝으로 5nm 두께의 티탄층이 침전되고, 그에 따라 하부 전극이 N2/O24:1 기압에서 750℃ 에서 한시간 동안 가열된다. 약 75nm 의 두께를 가지며 백금을 함유한 하부 전극이 양호한 부착력으로 상기 반도체 표면상에 제공된다.
스퀘어 레지스턴스는 약 4Ω이다. 상기 하부 전극은 약 0.01㎛ 의 조도를 갖는다.
상기 하부 전극이 제공된후, 예컨대, 납-지르코늄 티탄산염을 함유한 강유전체(12)가 상기 전극 물질상에 제공된다. 이것을 위한 스타팅 물질은 납 에틸헥사노에이트, 지르코늄 아세틸레이스토네이트, 및 n-부탄올 안의 티탄-n-부토사이드(물 농도 0.2 내지 0.5)의 용액이다. 이 용액은 원심 분리기안에서의 급회전 처리(약 500 내지 1500rpm 회전 속도)에 의해 하부 전극상에 제공된다. 베이킹 처리가 N2/O24:1 의 기압을 가진 용광로안에서 6 시간 동안 약 700℃에서 일어난다. 한차례의 급회전 처리 및 베이킹 싸이클에 의해 취해진 강유전체 물체의 층 두께는 약 0.1㎛ 이다. 약 5㎛ 의 두께를 가진 층을 얻기 위해서는, 상기 처리가 5번 실행된다. 위에서 지적된 처리에 의해 얻어진 납-지르코늄 티탄의 전형적인 화합물은 PbZr0.47 Ti0.53Ｏ3이다.
상기 하부 전극(11) 및 유전체(12)가 그때 임의의 패턴으로 에칭된다. 상기 상부 전극(13)이, 가열 단계만 제외하고, 하부 전극(11)과 동일한 방식으로 상기 강유전체 (12)상에 제공되며, 상기 가열 단계 유전체의 베이킹 온도, 약 700℃ 에서 발생한다. 그때 캐패시터(2)의 표면은 절연층(14)으로 코팅된다. 접촉 홀(15 및 10)이 이 층안에서 에칭된다. 상기 상부 전극(13)이 금속 도전체 트랙(17 및 18)에 의해 이들 접촉 홀을 통해 트랜지스터(1)의 소스 영역(8)에 접속된다. 예컨대, 티탄과 텅스텐의 통상적인 합금이 층(17)으로 제공되며, 알루미늄 합금이 층(18)으로 제공된다.
상기 트랜지스터(1) 및 캐패시터(2)는 반도체 바디안에서 스위칭 전자에 접속된다. 상기 하부 전극(11)은 구동 라인에 접속되고, 게이트 전극(4)은 워드라인에 접속되는 반면, 드레인 영역(9)은 금속 도전체 트랙(17 및 18)을 통해 소위 비트 라인에 접속된다. 여러 라인에서의 전압 펄스에 의해 메모리 소자를 구동하고 두개의 안정한 분극 상태 사이 전후에 상기 강유전체(12)를 스위칭하는 것이 가능하다.
사실상 기술된 바와같이 공지된 방식에 의해 이루어진 디바이스는 비교적 느리며, 예컨대, 100nsec 보다 긴 액세스 타임을 갖는다.
비교적 빠른 디바이스를 제조하기 위해, 본 발명에 따라, 서두에 언급된 방식은 상기 상부 전극에 의해 커버되지 않은 유전체의 에지가 실제로 수소를 통과시키지 않는 코팅층으로 커버되는 것과, 상기 디바이스가 수소를 함유한 대기안에서 가열되는 것을 특징으로 한다.
공지된 방식에 의해 이루어진 디바이스는 도전체 트랙안에 불포화 결합이 존재하기 때문에 비교적 느리다. 이들 결합은 전자를 쉽게 방출할 수 있으며 그에 따라 상기 도전체 트랙을 통해 상기 전하에 악영향을 미칠 수 있고, 이것은 상기 디바이스를 느리게 만든다. 상기 불포화 결합은 절연체 영역상에서의 도전체 트랙의 금속의 침전동안 일어난다. 양호한 부착력을 얻기 위해, 상기 절연체를 감소시키는 금속, 예컨대, 티탄 또는 알루미늄이 사용되며, 그에 따라 불포화 결합이 발생된다. 이들 결합은 약 30 분 동안 수소를 함유한 대기중에서 약 450℃로 열처리 하므로써 중화된다. 상기 열처리 동안, 상기 수소는 절연층 또는 도전체 트랙을 통해 확산하며 상기 불포화 결합과 화학적으로 연결되며, 그에 따라 상기 불포화 결합이 중화된다. 상기 도전체 트랙을 통한 전하 이동은 그때 더이상 방해받지 않게되며, 이것은 상기 디바이스를 보다 빠르게 해준다. 수소를 함유한 대기중에서의 열처리의 단점은 산화 강유전체가 수소에 의해 환원된다는 것과 따라서 그것의 강유전체 특성을 잃게 한다는 것이다. 특히, 수소는 상부 전극에 의해 커버되지 않은 에지를 통해 유전체로 확산한다. 수소가 상기 강유전체로 침투하는 것을 막기 위해, 본 발명에 따라, 사실상 수소로 스며들지 않는 코팅층이 에지의 영역에 제공된다. 예컨대, 제 1 도의 절연층이 위와 같은 코팅층을 형성하도록 제공된다. 대안으로 캐패시터의 커버되지 않은 에지에 대해 분리된 코팅층을 제공하는 것이 가능하다.
상기 코팅층은, 예컨대, 상기 기체상(CVD)으로부터 통상적인 침전 처리에 의해 제공된, 실리콘 질화물 또는 실리콘 옥시나이트라이드 층일 수도 있다. 실시예를 통해, 실리콘 질화물층이 캐패시터(2)의 백금을 함유한 상부 전극(13)에 대해 제공되며 이때 실란과 암모니아가 약 700℃에서 침전 반응기 안에서 통상적인 방식으로 반응하도록 형성된다. 그때 실리콘 질화물의 약 0.1㎛ 두께 절연층(14)이 제공된다. 이러한 실리콘 질화물층은 약 8% 수소를 함유한다. 그러나, 이 양은 상기 유전체를 손상시킬 정도로 높지않다. 접촉 홀(15 및 16)이 앞서 제공된 실리콘 질화물층 안에서 에칭되며, 그에 따라 티탄-텅스텐 합금(예컨대 Ti22W80)의 100nm 두께 층(17)이 스퍼터링 처리를 통해 제공되며, 그다음 알루미늄의 500nm 두께 층(18)이 제공된다. 불포화 결합이 상기 실리콘 질화물층(14)과 티탄-텅스텐 층(17)사이의 인터페이스에 제공되며, 상기 결합은 수소(예컨대, N2/H24:1)를 함유한 대기중에서 450℃에서 약 30 분 동안의 열 처리에 의해 중화된다. 그때 상기 실리콘 질화물 층(14)은 수소에 대해 유효 장벽을 형성하며, 그에 따라 강유전체가 상기 불포화 결합의 중화과정동안 감소되지 않는다.
공지된 디바이스에서의 상기 상부 전극은 백금으로 형성되었으며, 될수 있는한 티탄 부착층이 제공된다. 소량의 수소가, 예컨대 접촉 홀(15)에서 상부 전극을 통해 확산될 수 있으며, 상기 상부 전극(13)아래에 위치한 강유전체(12)를 감소시킨다. 이것은 캐패시터의 용량값을 변화시킬 수 있으므로, 수소에 의한 강유전체의 감소가 도전층을 발생시키게 되며, 이것은 상기 유전체의 두께를 감소시키며, 또는 캐패시터를 단락시킨다. 또한 산화 도전체로 이루어진 상부 전극으로, 예컨대 수소에 의해 악영향을 받을 수도 있는 La0.5Sr0.5CoO3와 같은 합성물이 사용될 수 있다. 양호하게도, 코팅층이 전체 상부 전극에 걸쳐 제공된다. 제 2 도는 하부 전극(11), 이 전극을 완전하게 커버하는 페로일렉트릭 유전체(12), 및 티탄(17) 및 알류미늄(18)의 도전체 트랙에 대한 접속부를 형성하는 상부 전극(13)이 제공되는 캐패시터(2)를 가진 반도체 디바이스를 도시한다. 상기 상부 전극(13)은 실제로 수소가 스며들지 않는 코팅층(20)에 의해 완전히 커버되며, 그에 따라 수소를 함유한 대기중에서 상기 디바이스의 열처리 동안 어떠한 수소도 상기 유전체를 통과할 수 없다.
약 300nm 의 두께를 가진 실리콘 질화물층이 양호하게도 실제로 수소가 스며들지 않는 코팅층(14 또는 20)으로써 제공된다.
실리콘 질화물은 그것의 고밀도로 인해 수소에 대해 매우 양호한 장벽을 형성한다. 사실상, 실리콘 질화물은 전체 반도체 디바이스에 대해 페서베이팅층으로써 사용되며, 그에 따라 필수적인 침전 장치가 유용해 질수 있다. 게다가, 실리콘 질화물이 140℃ 의 인산으로 습식 에칭 단계에 의해 실리콘 산화물로 선택적으로 에칭될 수 있다. 상기 실리콘 질화물은, 예컨대, 기체상(CVD)으로부터의 침전과 같은 공지된 기법에 의해 공급될 수 있다.
제 3 도에서, 50nm 의 두께를 가진 실리콘 산화를(35)이 상부 전극(13)에 대해 제공되며, 상기 전극에 걸쳐 약 300nm 두께의 실리콘 질화물층(20)이 제공된다. 부수적인 이점이 이 방식으로 얻어지며, 때문에 실리콘 질화물안에 발생할 수 있으며 도전체 트랙 또는 전극에서 크랙 또는 시프트를 유발할 수도 있는 기계적 응력은 감소된다.
다른 실시예는 양호하게도 코팅층으로써 수소-흡수층 (30)(제 4 도)을 포함한다. 예컨대, 니켈 또는 팔라듐이 수소-흡수층으로써 사용될 수도 있다. 이들층은 CVD 또는 스퍼터링과 같은 통상적인 기법에 의해 제공될 수 있다. 제 4 도에 있어서, 팔라듐층은 수소-흡수층(30)에 의해 캐패시터의 상부 전극(13)에 걸쳐 제공된다. 이층은 또한 제 4 도에 도시된 바와같이, 부수적인 도전체 트랙으로 사용될 수도 있다. 상기 팔라듐층은, 예컨대, 실리콘 산화층(40)에 의한 통상적인 방식으로 커버될 수 있다. 팔라듐은 수소를 잘 흡수하는 반면, 예컨대, 스퍼터링 처리에 의해 쉽게 제공된다. 상기 흡수 층은 450℃ 에서 30 분 열처리하는 동안 0.2㎛ 팔라듐의 두께의 페로일렉트릭 유전체를 수소 대기중에서의 가열동안 통과할 수 있다. 상기 팔라듐층은 캐패시터를 단락 시킬 수 있으며, 이것은 수소-흡수 층(30)이 제공되기전 (제5도 참조) 실리콘 산화물 또는 실리콘 질화물이 제공되는 이유를 나타낸다.
양호하게도, 기체상(PECVD)으로부터 플라즈마 강화 침전 처리에 의해 제공된 실리콘 질화물 층이 층(50)에 사용된다. 이러한 층이 200 과 300℃ 사이의 비교적 낮은 온도에서 제공될 수 있으며, 그에 따라 반도체 디바이스상에서의 온도 부하가 작아진다. 상기 팔라듐층(30)은, 예컨대, 실리콘 산화물층 (40)에 의해, 예컨대, PECVD 산화물층으로 마무리될 수 있다.
Claims (13)
- 연속적으로 하부 전극, 산화 강유전체, 및 상기 강유전체의 에지를 커버하지 않도록 하는 방식으로 상부 전극이 제공되며, 그 후 중첩된 금속 도체 트랙들을 구비하는 절연층이 제공되는 반도체 소자를 포함하는 반도체 바디부의 표면상에 하나의 커패시터가 제공되는 반도체 디바이스 제조 방법에 있어서, 상기 상부 전극에 의해 커버되지 않는 상기 유전층의 에지가 실질적으로 수소를 투과시키지 않는 코팅층으로 커버되고, 그 후 상기 반도체 디바이스가 수소를 함유하는 대기중에서 가열되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 코팅층은 상기 상부 전극상의 거의 전부에 걸쳐 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 코팅층은 실리콘 질화물층인 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제3항에 있어서, 상기 실리콘 질화물 층과 상기 반도체 바디의 표면사이에는 실리콘 산화물층이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 코팅층은 수소-흡수층이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제5항에 있어서, 상기 수소-흡수층은 팔라듐이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제5항 또는 제6항에 있어서, 상기 수소-흡수층과 반도체 바디의 표면사이에는 절연 보조층이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제7항에 있어서, 상기 보조 층은 기체상(Plasma Enhanced Chemicel Vapour Deposition, PECVD)으로부터의 플라즈마 강화 침전 처리(plasma enhanced deposition process)에 의해 실리콘 질화물층이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 하부 전극, 산화 강유전체, 및 상기 유전체의 에지를 커버하지 않는 상부 전극을 가진 캐패시터가 제공되는 표면과 반도체 소자를 가진 반도체 바디와 상기 반도체 바디에 제공되어 있는 중첩된 금속 도전체 트랙을 가진 절연층을 포함하는 반도체 디바이스에 있어서, 실질적으로 수소를 통과시키지 않는 수소 흡수 코팅층이 상기 에지 영역에 제공되는 것을 특징으로 하는 반도체 디바이스.
- 제9항에 있어서, 상기 코팅층은 상기 상부 전극의 거의 전부에 걸쳐 제공되는 것을 특징으로 하는 반도체 디바이스.
- 제9항 또는 제10항에 있어서, 상기 수소-흡수층은 팔라듐(palladium)이 제공되는 것을 특징으로 하는 반도체 디바이스.
- 제11항에 있어서, 상기 반도체 바디의 표면과 상기 수소-흡수층과의 사이에는 절연 보조층(insulating auxiliary layer)이 제공되는 것을 특징으로 하는 반도체 디바이스.
- 제12항에 있어서, 상기 기체상(Plasma Enhanced Chemical Vapour Deposition, PECVD)으로부터의 플라즈마 강화 침전 처리에 의한 보조층으로써 실리콘 질화물 층이 제공되는 것을 특징으로 하는 반도체 디바이스.
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