JPH0837282A - 容量素子、半導体装置およびその製造方法 - Google Patents
容量素子、半導体装置およびその製造方法Info
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- JPH0837282A JPH0837282A JP6169387A JP16938794A JPH0837282A JP H0837282 A JPH0837282 A JP H0837282A JP 6169387 A JP6169387 A JP 6169387A JP 16938794 A JP16938794 A JP 16938794A JP H0837282 A JPH0837282 A JP H0837282A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 耐湿性に優れたシリコン窒化膜を保護膜とし
ながら、強誘電体膜を容量絶縁膜として用い特性劣化が
ない容量素子、半導体装置およびその製造方法を提供す
る。 【構成】 シリコン基板1に作り込まれたMOSトラン
ジスタ13と、シリコン基板1の上に形成されたシリコ
ン酸化膜からなる第1の層間絶縁膜8の上に形成された
強誘電体膜または高誘電体膜を容量絶縁膜10とする容
量素子12を覆ってシリコン酸化膜からなる第2の層間
絶縁膜14が形成されており、かつその上に形成された
電極配線16を覆って形成された保護膜18が膜中の水
素原子含有量が1021個/cm3以下のシリコン窒化膜
である。
ながら、強誘電体膜を容量絶縁膜として用い特性劣化が
ない容量素子、半導体装置およびその製造方法を提供す
る。 【構成】 シリコン基板1に作り込まれたMOSトラン
ジスタ13と、シリコン基板1の上に形成されたシリコ
ン酸化膜からなる第1の層間絶縁膜8の上に形成された
強誘電体膜または高誘電体膜を容量絶縁膜10とする容
量素子12を覆ってシリコン酸化膜からなる第2の層間
絶縁膜14が形成されており、かつその上に形成された
電極配線16を覆って形成された保護膜18が膜中の水
素原子含有量が1021個/cm3以下のシリコン窒化膜
である。
Description
【0001】
【産業上の利用分野】本発明は、強誘電体膜または高誘
電体膜を容量絶縁膜とする容量素子、この容量素子を備
えた半導体装置およびその製造方法に関する。
電体膜を容量絶縁膜とする容量素子、この容量素子を備
えた半導体装置およびその製造方法に関する。
【0002】
【従来の技術】情報通信分野の進歩に伴い、大容量デー
タの高速処理を実現するために、半導体メモリなどの半
導体集積回路装置の高集積化が進んでいる。また、情報
通信機器の小型化やコストダウンを目的として、高集積
化によるチップ面積の低減や部品数の削減も進められて
いる。
タの高速処理を実現するために、半導体メモリなどの半
導体集積回路装置の高集積化が進んでいる。また、情報
通信機器の小型化やコストダウンを目的として、高集積
化によるチップ面積の低減や部品数の削減も進められて
いる。
【0003】こうした中で近年、半導体集積回路装置上
にペロブスカイト構造を有する誘電率の大きい金属酸化
物誘電体材料(たとえばチタン酸バリウムストロンチウ
ム、チタン酸鉛など)を用いてキャパシタを形成する技
術が活発に研究されている。一般的にこのような強誘電
体材料は誘電率が高く、従来集積回路装置内に形成され
ていたキャパシタの容量絶縁膜である酸化珪素膜や窒化
珪素膜の数十〜数百倍の誘電率を有する。
にペロブスカイト構造を有する誘電率の大きい金属酸化
物誘電体材料(たとえばチタン酸バリウムストロンチウ
ム、チタン酸鉛など)を用いてキャパシタを形成する技
術が活発に研究されている。一般的にこのような強誘電
体材料は誘電率が高く、従来集積回路装置内に形成され
ていたキャパシタの容量絶縁膜である酸化珪素膜や窒化
珪素膜の数十〜数百倍の誘電率を有する。
【0004】このように強誘電体層を容量絶縁膜として
用いてキャパシタを構成することにより集積回路装置内
のキャパシタの占有面積を従来の数十分の一〜数百分の
一に低減することができ、高集積化を実現することがで
きる。また、強誘電体層を用いたキャパシタは自発分極
を有しているため、印加電界を除去しても自発分極が残
ることから、この性質を用いて電源を切っても記憶内容
が消失しない不揮発性メモリを実現できる。
用いてキャパシタを構成することにより集積回路装置内
のキャパシタの占有面積を従来の数十分の一〜数百分の
一に低減することができ、高集積化を実現することがで
きる。また、強誘電体層を用いたキャパシタは自発分極
を有しているため、印加電界を除去しても自発分極が残
ることから、この性質を用いて電源を切っても記憶内容
が消失しない不揮発性メモリを実現できる。
【0005】以下に従来の容量素子を内蔵する半導体装
置について、図面を参照しながら説明する。
置について、図面を参照しながら説明する。
【0006】図6(a)〜(c)は従来の半導体装置の
製造方法を示す工程断面図である。これらの図におい
て、1はN型シリコン基板、2はP型ウェル領域、3は
N+型領域、4はP+型領域、5は素子分離のための厚い
酸化膜、5a,5bはチャネルストッパー、6はゲート
絶縁膜、7はゲート電極、8は第1の層間絶縁膜、9は
白金膜などからなる下電極、10はチタン酸バリウムま
たはチタン酸鉛などの強誘電体材料からなる容量絶縁
膜、11は白金などの上電極、12は下電極9、容量絶
縁膜10および上電極11で構成された容量素子、13
はP型ウェル領域2、N+型領域3、P+型領域4、ゲー
ト絶縁膜6およびゲート電極7で構成されるNチャネル
型およびPチャネル型MOSトランジスタ、14は第2
の層間絶縁膜、16は電極配線、16aは電極配線16
の第1層のチタン・タングステン膜、16bは電極配線
16の第2層のアルミニウム合金膜、17は保護膜であ
る。ここで保護膜17はプラズマ化学気相成長法(以下
プラズマCVD法という)により成膜されており、水素
濃度は1022個/cm3程度である。
製造方法を示す工程断面図である。これらの図におい
て、1はN型シリコン基板、2はP型ウェル領域、3は
N+型領域、4はP+型領域、5は素子分離のための厚い
酸化膜、5a,5bはチャネルストッパー、6はゲート
絶縁膜、7はゲート電極、8は第1の層間絶縁膜、9は
白金膜などからなる下電極、10はチタン酸バリウムま
たはチタン酸鉛などの強誘電体材料からなる容量絶縁
膜、11は白金などの上電極、12は下電極9、容量絶
縁膜10および上電極11で構成された容量素子、13
はP型ウェル領域2、N+型領域3、P+型領域4、ゲー
ト絶縁膜6およびゲート電極7で構成されるNチャネル
型およびPチャネル型MOSトランジスタ、14は第2
の層間絶縁膜、16は電極配線、16aは電極配線16
の第1層のチタン・タングステン膜、16bは電極配線
16の第2層のアルミニウム合金膜、17は保護膜であ
る。ここで保護膜17はプラズマ化学気相成長法(以下
プラズマCVD法という)により成膜されており、水素
濃度は1022個/cm3程度である。
【0007】次に従来の半導体装置の製造方法につい
て、図6(a)〜(c)を参照しながら説明する。
て、図6(a)〜(c)を参照しながら説明する。
【0008】まず図6(a)に示すように、N型シリコ
ン基板1の上に通常の半導体装置の製造工程により、P
型ウェル領域2、厚い酸化膜5、およびチャネルストッ
パー5a,5bが形成される。次に所定の領域に、N+
型領域3、P+型領域4、ゲート絶縁膜6、およびゲー
ト電極7などからなるMOSトランジスタ13が形成さ
れる。その上に第1の層間絶縁膜8が形成される。以上
のように形成された第1の層間絶縁膜8の上に、下電極
9、容量絶縁膜10、および上電極11を順次重ねた容
量素子12を形成した後、全面に第2の層間絶縁膜14
を形成する。
ン基板1の上に通常の半導体装置の製造工程により、P
型ウェル領域2、厚い酸化膜5、およびチャネルストッ
パー5a,5bが形成される。次に所定の領域に、N+
型領域3、P+型領域4、ゲート絶縁膜6、およびゲー
ト電極7などからなるMOSトランジスタ13が形成さ
れる。その上に第1の層間絶縁膜8が形成される。以上
のように形成された第1の層間絶縁膜8の上に、下電極
9、容量絶縁膜10、および上電極11を順次重ねた容
量素子12を形成した後、全面に第2の層間絶縁膜14
を形成する。
【0009】次に図6(b)に示すように、MOSトラ
ンジスタ13のN+型領域3、P+型領域4にそれぞれ通
じるコンタクト孔15a、ならびに、容量素子12の下
電極9および上電極11にそれぞれ通じるコンタクト孔
15bを形成し、さらにコンタクト孔15a,15bを
通じてそれぞれの領域とコンタクトをとるための電極配
線16が形成される。なお本実施例においては、電極配
線16は第1層のチタン・タングステン膜16aと第2
層のアルミニウム合金膜16bの二層膜で構成された例
を示している。
ンジスタ13のN+型領域3、P+型領域4にそれぞれ通
じるコンタクト孔15a、ならびに、容量素子12の下
電極9および上電極11にそれぞれ通じるコンタクト孔
15bを形成し、さらにコンタクト孔15a,15bを
通じてそれぞれの領域とコンタクトをとるための電極配
線16が形成される。なお本実施例においては、電極配
線16は第1層のチタン・タングステン膜16aと第2
層のアルミニウム合金膜16bの二層膜で構成された例
を示している。
【0010】次に図6(c)に示すように、プラズマC
VD法によりシリコン窒化膜を形成して保護膜17とす
る。得られたシリコン窒化膜の水素濃度は1022個/c
m3と比較的高い。さらに図6(c)では図示を省略し
たが、通常は電極配線の外部接続すべき領域の保護膜に
窓を開けてボンディングパッドが形成されて一連の製造
工程が終了する。
VD法によりシリコン窒化膜を形成して保護膜17とす
る。得られたシリコン窒化膜の水素濃度は1022個/c
m3と比較的高い。さらに図6(c)では図示を省略し
たが、通常は電極配線の外部接続すべき領域の保護膜に
窓を開けてボンディングパッドが形成されて一連の製造
工程が終了する。
【0011】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、水分の進入によるMOSトランジスタ
や、容量素子などの劣化を防ぐため、保護膜として耐湿
性に優れた窒化膜を用いているが、保護膜形成工程はア
ルミニウム配線工程後であり、400℃以下の低い温度
で実施する必要があるため、400℃前後で行えるプラ
ズマCVD法でシリコン窒化膜を形成している。しかし
ながらこの方法では、シリコン窒化膜の成膜中に活性化
水素が発生することが主な原因となって、強誘電体薄膜
を容量絶縁膜とする容量素子のリーク電流の増大や寿命
特性の劣化をひき起こすという課題を有している。
来の構成では、水分の進入によるMOSトランジスタ
や、容量素子などの劣化を防ぐため、保護膜として耐湿
性に優れた窒化膜を用いているが、保護膜形成工程はア
ルミニウム配線工程後であり、400℃以下の低い温度
で実施する必要があるため、400℃前後で行えるプラ
ズマCVD法でシリコン窒化膜を形成している。しかし
ながらこの方法では、シリコン窒化膜の成膜中に活性化
水素が発生することが主な原因となって、強誘電体薄膜
を容量絶縁膜とする容量素子のリーク電流の増大や寿命
特性の劣化をひき起こすという課題を有している。
【0012】また、成膜した窒化膜中の水素密度が10
22個/cm3と多く、成膜後に熱処理を行えば、水素が
拡散してさらに特性が劣化するという課題を有してい
た。
22個/cm3と多く、成膜後に熱処理を行えば、水素が
拡散してさらに特性が劣化するという課題を有してい
た。
【0013】本発明は上記従来の課題を解決するもの
で、耐湿性に優れたシリコン窒化膜を保護膜としなが
ら、強誘電体膜を容量絶縁膜として用いた容量素子の特
性劣化がない容量素子、半導体装置およびその製造方法
を提供することを目的とする。
で、耐湿性に優れたシリコン窒化膜を保護膜としなが
ら、強誘電体膜を容量絶縁膜として用いた容量素子の特
性劣化がない容量素子、半導体装置およびその製造方法
を提供することを目的とする。
【0014】
【課題を解決するための手段】この目的を達成するため
に本発明の容量素子は、下電極、上電極のそれぞれに接
続された電極配線を覆って形成された保護膜がその膜中
の水素原子含有量が1021個/cm3以下のシリコン窒
化膜である構成を有している。
に本発明の容量素子は、下電極、上電極のそれぞれに接
続された電極配線を覆って形成された保護膜がその膜中
の水素原子含有量が1021個/cm3以下のシリコン窒
化膜である構成を有している。
【0015】また本発明の半導体装置は、支持基板に作
り込まれた集積回路と、その集積回路の上に形成された
第1の層間絶縁膜上に形成された強誘電体膜または高誘
電体膜を容量絶縁膜とする容量素子と、容量素子を覆う
第2の層間絶縁膜上に形成された電極配線と、少なくと
も電極配線を覆って形成されたシリコン窒化膜からなる
保護膜とで構成され、かつ保護膜がその膜中の水素原子
含有量が1021個/cm3以下のシリコン窒化膜である
構成を有している。
り込まれた集積回路と、その集積回路の上に形成された
第1の層間絶縁膜上に形成された強誘電体膜または高誘
電体膜を容量絶縁膜とする容量素子と、容量素子を覆う
第2の層間絶縁膜上に形成された電極配線と、少なくと
も電極配線を覆って形成されたシリコン窒化膜からなる
保護膜とで構成され、かつ保護膜がその膜中の水素原子
含有量が1021個/cm3以下のシリコン窒化膜である
構成を有している。
【0016】また本発明の半導体装置の製造方法は、半
導体基板に集積回路を形成する工程と、強誘電体膜また
は高誘電体膜を容量絶縁膜とする容量素子を形成する工
程と、前記集積回路および容量素子に接続される電極配
線を形成する工程と、電極配線を覆う保護膜としてその
膜中の水素原子含有量が1021個/cm3以下のシリコ
ン窒化膜を形成する工程からなる構成を有している。
導体基板に集積回路を形成する工程と、強誘電体膜また
は高誘電体膜を容量絶縁膜とする容量素子を形成する工
程と、前記集積回路および容量素子に接続される電極配
線を形成する工程と、電極配線を覆う保護膜としてその
膜中の水素原子含有量が1021個/cm3以下のシリコ
ン窒化膜を形成する工程からなる構成を有している。
【0017】また膜中の水素原子含有量が1021個/c
m3以下のシリコン窒化膜を、スパッタ蒸着法を用いて
形成する構成を有している。
m3以下のシリコン窒化膜を、スパッタ蒸着法を用いて
形成する構成を有している。
【0018】
【作用】上記の構成、すなわち、電極配線を覆う保護膜
として膜中の水素原子含有量が1021個/cm3以下の
シリコン窒化膜を使用することにより、このシリコン窒
化膜を成膜後に400℃程度の熱処理を行っても、強誘
電体膜または高誘電体膜を容量絶縁膜とする容量素子に
拡散する水素原子数は少なく、特性劣化はほとんど生じ
ない。
として膜中の水素原子含有量が1021個/cm3以下の
シリコン窒化膜を使用することにより、このシリコン窒
化膜を成膜後に400℃程度の熱処理を行っても、強誘
電体膜または高誘電体膜を容量絶縁膜とする容量素子に
拡散する水素原子数は少なく、特性劣化はほとんど生じ
ない。
【0019】またこのような構成の容量素子を内蔵する
半導体装置では、その動作中に容量絶縁膜に拡散してく
る水素原子が従来の構造に比べて非常に少ないため、使
用中の劣化も少ない。
半導体装置では、その動作中に容量絶縁膜に拡散してく
る水素原子が従来の構造に比べて非常に少ないため、使
用中の劣化も少ない。
【0020】また膜中の水素原子含有量が1021個/c
m3以下のシリコン窒化膜は、一例としてスパッタ法を
用いた場合、室温〜200℃程度の低温で成膜すること
が可能であり、アルミニウム膜またはアルミニウム合金
膜からなる電極配線を損傷せず、また成膜時に活性化水
素が発生しないため容量素子の特性劣化はほとんど生じ
ない。
m3以下のシリコン窒化膜は、一例としてスパッタ法を
用いた場合、室温〜200℃程度の低温で成膜すること
が可能であり、アルミニウム膜またはアルミニウム合金
膜からなる電極配線を損傷せず、また成膜時に活性化水
素が発生しないため容量素子の特性劣化はほとんど生じ
ない。
【0021】
【実施例】以下本発明の一実施例における容量素子およ
び半導体装置について、図面を参照しながら説明する。
なお本発明における容量素子は、絶縁基板上に直接形成
されていてもよいし、集積回路が形成された半導体基板
上に形成されてもよいため、本実施例では容量素子を内
蔵した半導体装置を例として説明する。
び半導体装置について、図面を参照しながら説明する。
なお本発明における容量素子は、絶縁基板上に直接形成
されていてもよいし、集積回路が形成された半導体基板
上に形成されてもよいため、本実施例では容量素子を内
蔵した半導体装置を例として説明する。
【0022】図1は本発明の一実施例における半導体装
置の要部断面図である。図1に示すように、N型シリコ
ン基板1にP型ウェル領域2が形成されており、また集
積回路を形成するための領域を囲んで厚い酸化膜5が形
成されている。P型ウェル領域2には、N+型領域3、
ゲート絶縁膜6およびゲート電極7からなるNチャネル
型MOSトランジスタが、またN型シリコン基板1に
は、P+型領域4、ゲート絶縁膜6、ゲート電極7から
なるPチャネル型MOSトランジスタが形成されてい
る。
置の要部断面図である。図1に示すように、N型シリコ
ン基板1にP型ウェル領域2が形成されており、また集
積回路を形成するための領域を囲んで厚い酸化膜5が形
成されている。P型ウェル領域2には、N+型領域3、
ゲート絶縁膜6およびゲート電極7からなるNチャネル
型MOSトランジスタが、またN型シリコン基板1に
は、P+型領域4、ゲート絶縁膜6、ゲート電極7から
なるPチャネル型MOSトランジスタが形成されてい
る。
【0023】これらのMOSトランジスタ13を覆って
シリコン酸化膜からなる第1の層間絶縁膜8が形成され
ており、この第1の層間絶縁膜8の上には下電極9、容
量絶縁膜10、上電極11からなる容量素子12が形成
されている。この容量素子12はシリコン酸化膜からな
る第2の層間絶縁膜14で覆われており、第1の層間絶
縁膜8および第2の層間絶縁膜14に設けた開口15
a,15bを通して集積回路13または容量素子12に
接続される電極配線16が形成されている。なお、電極
配線16の第1層16aはチタン・タングステン膜、第
2層16bはアルミニウム合金膜である。この電極配線
16を覆って、膜中の水素原子含有量が1021個/cm
3以下のシリコン窒化膜からなる保護膜18が形成され
ている。
シリコン酸化膜からなる第1の層間絶縁膜8が形成され
ており、この第1の層間絶縁膜8の上には下電極9、容
量絶縁膜10、上電極11からなる容量素子12が形成
されている。この容量素子12はシリコン酸化膜からな
る第2の層間絶縁膜14で覆われており、第1の層間絶
縁膜8および第2の層間絶縁膜14に設けた開口15
a,15bを通して集積回路13または容量素子12に
接続される電極配線16が形成されている。なお、電極
配線16の第1層16aはチタン・タングステン膜、第
2層16bはアルミニウム合金膜である。この電極配線
16を覆って、膜中の水素原子含有量が1021個/cm
3以下のシリコン窒化膜からなる保護膜18が形成され
ている。
【0024】以上のように本実施例では、容量素子12
に直接接する絶縁膜は水素を含まないシリコン酸化膜で
形成されており、かつ電極配線16を覆う保護膜18と
して水素原子含有量が低いシリコン窒化膜を用いている
ため、容量絶縁膜10への水素原子の浸透がなく、安定
した特性を維持できる。
に直接接する絶縁膜は水素を含まないシリコン酸化膜で
形成されており、かつ電極配線16を覆う保護膜18と
して水素原子含有量が低いシリコン窒化膜を用いている
ため、容量絶縁膜10への水素原子の浸透がなく、安定
した特性を維持できる。
【0025】なお本実施例では、電極配線16の保護膜
18としてのみ膜中の水素原子含有量が1021個/cm
3以下のシリコン窒化膜を用いているが、第2の層間絶
縁膜14に同様のシリコン窒化膜またはシリコン酸化窒
化膜を用いることにより、さらに効果的である。
18としてのみ膜中の水素原子含有量が1021個/cm
3以下のシリコン窒化膜を用いているが、第2の層間絶
縁膜14に同様のシリコン窒化膜またはシリコン酸化窒
化膜を用いることにより、さらに効果的である。
【0026】次に本発明の第1の実施例における半導体
装置の製造方法について、図1に示す要部断面図を参照
しながら説明する。なお製造工程としては、N型シリコ
ン基板1の上にMOSトランジスタ13、容量素子1
2、第2の層間絶縁膜14、電極配線16を形成するま
では図6(a)〜(b)に示す工程と同じである。
装置の製造方法について、図1に示す要部断面図を参照
しながら説明する。なお製造工程としては、N型シリコ
ン基板1の上にMOSトランジスタ13、容量素子1
2、第2の層間絶縁膜14、電極配線16を形成するま
では図6(a)〜(b)に示す工程と同じである。
【0027】次にスパッタ法によりシリコン窒化膜18
を全面に形成する。スパッタ法を用いると、室温〜20
0℃の低温で比較的簡単に化学量論組成のSi3N4膜が
形成でき、アルミニウム膜またはアルミニウム合金膜か
らなる電極配線16にダメージを与えない。またスパッ
タ法では、ターゲットやガスは水素原子を含まないた
め、成膜中は活性化水素は発生しない。また得られるシ
リコン窒化膜の水素原子濃度は1021個/cm3以下と
非常に低く、成膜後に熱処理を行っても、400℃以下
であれば、容量絶縁膜10に対する水素の拡散はほとん
どなく容量素子12の特性を劣化させることはほとんど
ない。
を全面に形成する。スパッタ法を用いると、室温〜20
0℃の低温で比較的簡単に化学量論組成のSi3N4膜が
形成でき、アルミニウム膜またはアルミニウム合金膜か
らなる電極配線16にダメージを与えない。またスパッ
タ法では、ターゲットやガスは水素原子を含まないた
め、成膜中は活性化水素は発生しない。また得られるシ
リコン窒化膜の水素原子濃度は1021個/cm3以下と
非常に低く、成膜後に熱処理を行っても、400℃以下
であれば、容量絶縁膜10に対する水素の拡散はほとん
どなく容量素子12の特性を劣化させることはほとんど
ない。
【0028】なおスパッタ法には数種類の方法がある。
たとえば、シリコンターゲットを用いて窒素イオンで活
性スパッタを行うイオンビームスパッタ法の場合は、室
温で成膜することが可能である。またイオンビームスパ
ッタ法により得られるシリコン窒化膜の膜中の水素原子
濃度は1021個/cm3以下と非常に少なく、800℃
の高温CVD法で成膜したシリコン窒化膜に匹敵する。
また、窒化シリコン・セラミックターゲットや窒化シリ
コン粉末ターゲットを使用したRFスパッタ法、または
RFプレーナマグネトロンスパッタ法などでも同様の効
果が得られる。
たとえば、シリコンターゲットを用いて窒素イオンで活
性スパッタを行うイオンビームスパッタ法の場合は、室
温で成膜することが可能である。またイオンビームスパ
ッタ法により得られるシリコン窒化膜の膜中の水素原子
濃度は1021個/cm3以下と非常に少なく、800℃
の高温CVD法で成膜したシリコン窒化膜に匹敵する。
また、窒化シリコン・セラミックターゲットや窒化シリ
コン粉末ターゲットを使用したRFスパッタ法、または
RFプレーナマグネトロンスパッタ法などでも同様の効
果が得られる。
【0029】次に容量絶縁膜としてチタン酸バリウム膜
を用いた容量素子の特性変動について、図面を参照しな
がら説明する。
を用いた容量素子の特性変動について、図面を参照しな
がら説明する。
【0030】図2は電極配線形成工程後の各工程におけ
る容量素子のリーク電流を示す図、図3は電極配線形成
工程後の各工程における容量素子の電圧印加により破壊
に至る時間(以下破壊時間という)を示す図である。な
お図2に示すリーク電流は室温で容量絶縁膜10に1.
5Vの電圧を印加して測定し、図3に示す破壊時間は1
25℃で容量絶縁膜に1MV/cmの電圧を印加したと
きの破壊に至るまでの時間を測定したものである。
る容量素子のリーク電流を示す図、図3は電極配線形成
工程後の各工程における容量素子の電圧印加により破壊
に至る時間(以下破壊時間という)を示す図である。な
お図2に示すリーク電流は室温で容量絶縁膜10に1.
5Vの電圧を印加して測定し、図3に示す破壊時間は1
25℃で容量絶縁膜に1MV/cmの電圧を印加したと
きの破壊に至るまでの時間を測定したものである。
【0031】これらの図において、黒丸はプラズマCV
D法により形成したシリコン窒化膜、白丸はイオンビー
ムスパッタ法により形成したシリコン窒化膜について、
それぞれ測定したものである。また横軸に示すAは電極
配線形成後、Bは電極配線の上に保護膜を形成した後、
Cは保護膜形成後に窒素と水素の混合ガス雰囲気中で3
80℃−7分の熱処理をした後の試料を示している。
D法により形成したシリコン窒化膜、白丸はイオンビー
ムスパッタ法により形成したシリコン窒化膜について、
それぞれ測定したものである。また横軸に示すAは電極
配線形成後、Bは電極配線の上に保護膜を形成した後、
Cは保護膜形成後に窒素と水素の混合ガス雰囲気中で3
80℃−7分の熱処理をした後の試料を示している。
【0032】図2に示すように、当然のことながら電極
配線形成後(A)ではシリコン窒化膜の形成方法によら
ず、リーク電流は10-8A/cm2と変わらないが、電
極配線の上にシリコン窒化膜を形成した後(B)の試料
に関しては、プラズマCVD法によりシリコン窒化膜を
形成した試料でリーク電流の増加が見られる。これはプ
ラズマCVD法では活性化水素がプラズマ中に多量に存
在し、膜形成中に容量絶縁膜中に侵入し、容量絶縁膜を
構成する強誘電体膜または高誘電体膜を劣化させること
によると考えられる。さらに、熱処理した後(C)の試
料では、プラズマCVD法でシリコン窒化膜を形成した
試料では、さらにリーク電流が増加している。これに対
して、イオンビームスパッタ法により形成した試料で
は、工程(A),(B),(C)の後の各試料間でのリ
ーク電流の差はない。
配線形成後(A)ではシリコン窒化膜の形成方法によら
ず、リーク電流は10-8A/cm2と変わらないが、電
極配線の上にシリコン窒化膜を形成した後(B)の試料
に関しては、プラズマCVD法によりシリコン窒化膜を
形成した試料でリーク電流の増加が見られる。これはプ
ラズマCVD法では活性化水素がプラズマ中に多量に存
在し、膜形成中に容量絶縁膜中に侵入し、容量絶縁膜を
構成する強誘電体膜または高誘電体膜を劣化させること
によると考えられる。さらに、熱処理した後(C)の試
料では、プラズマCVD法でシリコン窒化膜を形成した
試料では、さらにリーク電流が増加している。これに対
して、イオンビームスパッタ法により形成した試料で
は、工程(A),(B),(C)の後の各試料間でのリ
ーク電流の差はない。
【0033】また図3に示すように、プラズマCVD法
によりシリコン窒化膜を形成した試料では、工程を経る
ごとに破壊時間が短くなっているが、これも保護膜中の
水素原子が容量絶縁膜中に侵入し、容量絶縁膜を構成す
る強誘電体膜または高誘電体膜を劣化させることによる
と考えられる。これに対して、イオンビームスパッタ法
により形成した試料では、工程(A),(B),(C)
の後の各試料間での破壊時間の差はない。
によりシリコン窒化膜を形成した試料では、工程を経る
ごとに破壊時間が短くなっているが、これも保護膜中の
水素原子が容量絶縁膜中に侵入し、容量絶縁膜を構成す
る強誘電体膜または高誘電体膜を劣化させることによる
と考えられる。これに対して、イオンビームスパッタ法
により形成した試料では、工程(A),(B),(C)
の後の各試料間での破壊時間の差はない。
【0034】次に本発明の第2の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。
装置の製造方法について、図面を参照しながら説明す
る。
【0035】図4(a)〜(c)は本発明の第2の実施
例における半導体装置の製造方法を説明する工程断面図
である。なお、図6に示す従来の半導体装置の製造方法
と同一箇所には同一符号を付して説明を省略する。また
本実施例が第1の実施例と異なる点は、電極配線16を
覆って形成される保護膜が2層になっている点である。
例における半導体装置の製造方法を説明する工程断面図
である。なお、図6に示す従来の半導体装置の製造方法
と同一箇所には同一符号を付して説明を省略する。また
本実施例が第1の実施例と異なる点は、電極配線16を
覆って形成される保護膜が2層になっている点である。
【0036】図4(a)は図6(b)に示す従来例と同
様にして形成された半導体装置を示している。この段階
で、N型シリコン基板1にはMOSトランジスタ13、
容量素子12などが形成されており、さらにそれらを覆
ってシリコン酸化膜からなる第1の層間絶縁膜8および
第2の層間絶縁膜14が形成されている。さらに、第2
の層間絶縁膜14の上には、開口15a,15bを通し
てMOSトランジスタ13、容量素子12に接続された
電極配線16が形成されている。
様にして形成された半導体装置を示している。この段階
で、N型シリコン基板1にはMOSトランジスタ13、
容量素子12などが形成されており、さらにそれらを覆
ってシリコン酸化膜からなる第1の層間絶縁膜8および
第2の層間絶縁膜14が形成されている。さらに、第2
の層間絶縁膜14の上には、開口15a,15bを通し
てMOSトランジスタ13、容量素子12に接続された
電極配線16が形成されている。
【0037】次に図4(b)に示すように、電極配線1
6を覆って第1の保護膜18として、スパッタ法により
膜厚500nm程度の薄いシリコン窒化膜を形成する。
次に図4(c)に示すように、第2の保護膜19として
プラズマCVD法によりシリコン窒化膜を形成する。ス
パッタ法を用いて形成したシリコン窒化膜は水素の含有
量が小さく容量絶縁膜10に及ぼす影響は小さいが、緻
密で応力が非常に大きく、はがれが起きやすい。そのた
めに本実施例のように、スパッタ法を用いたシリコン窒
化膜の膜厚を薄くしており、その薄くした分を応力の小
さいプラズマCVD法を用いたシリコン窒化膜で補っ
て、耐湿性、耐水性を向上させている。
6を覆って第1の保護膜18として、スパッタ法により
膜厚500nm程度の薄いシリコン窒化膜を形成する。
次に図4(c)に示すように、第2の保護膜19として
プラズマCVD法によりシリコン窒化膜を形成する。ス
パッタ法を用いて形成したシリコン窒化膜は水素の含有
量が小さく容量絶縁膜10に及ぼす影響は小さいが、緻
密で応力が非常に大きく、はがれが起きやすい。そのた
めに本実施例のように、スパッタ法を用いたシリコン窒
化膜の膜厚を薄くしており、その薄くした分を応力の小
さいプラズマCVD法を用いたシリコン窒化膜で補っ
て、耐湿性、耐水性を向上させている。
【0038】なお本実施例では、第2の保護膜19とし
てプラズマCVD法を用いたシリコン窒化膜を用いた
が、酸化膜など応力の比較的小さい他の保護膜でもよ
い。また本実施例の第1の保護膜18の下に、シリコン
酸化膜を形成しておくことにより応力を緩和することが
できる。
てプラズマCVD法を用いたシリコン窒化膜を用いた
が、酸化膜など応力の比較的小さい他の保護膜でもよ
い。また本実施例の第1の保護膜18の下に、シリコン
酸化膜を形成しておくことにより応力を緩和することが
できる。
【0039】次に本発明の第3の実施例における半導体
装置の製造方法について、図面を参照しながら説明す
る。
装置の製造方法について、図面を参照しながら説明す
る。
【0040】図5(a)〜(c)は本発明の第3の実施
例における半導体装置の製造方法を説明する断面工程図
である。なお、図6に示す従来の半導体装置の製造方法
と同一箇所には同一符号を付して説明を省略する。また
本実施例も第1の実施例と同様に、保護膜が2層の膜で
構成されているが、その構成材料が異なっている。なお
第2の実施例における2層の保護膜を構成する第1の保
護膜18、第2の保護膜19と区別するために、本実施
例における2層の保護膜を第3の保護膜、第4の保護膜
とする。
例における半導体装置の製造方法を説明する断面工程図
である。なお、図6に示す従来の半導体装置の製造方法
と同一箇所には同一符号を付して説明を省略する。また
本実施例も第1の実施例と同様に、保護膜が2層の膜で
構成されているが、その構成材料が異なっている。なお
第2の実施例における2層の保護膜を構成する第1の保
護膜18、第2の保護膜19と区別するために、本実施
例における2層の保護膜を第3の保護膜、第4の保護膜
とする。
【0041】図5(a)は図6(b)に示す従来例と同
様にして形成された半導体装置を示している。この段階
ではN型シリコン基板1にはMOSトランジスタ13、
容量素子12などが形成されており、さらにそれらを覆
ってシリコン酸化膜からなる第1の層間絶縁膜8および
第2の層間絶縁膜14が形成されている。さらに、第2
の層間絶縁膜14の上には、開口15a,15bを通し
てMOSトランジスタ13、容量素子12に接続された
電極配線16が形成されている。
様にして形成された半導体装置を示している。この段階
ではN型シリコン基板1にはMOSトランジスタ13、
容量素子12などが形成されており、さらにそれらを覆
ってシリコン酸化膜からなる第1の層間絶縁膜8および
第2の層間絶縁膜14が形成されている。さらに、第2
の層間絶縁膜14の上には、開口15a,15bを通し
てMOSトランジスタ13、容量素子12に接続された
電極配線16が形成されている。
【0042】次に図5(b)に示すように、第3の保護
膜20として、酸化膜(NSG)、リンを含む酸化膜
(PSG)またはリンおよびボロンを含む酸化膜(BP
SG)を形成する。さらに図5(c)に示すように第4
の保護膜21として、スパッタ法によりシリコン窒化膜
を形成する。スパッタ法を用いたシリコン窒化膜は水素
の含有量が小さく容量絶縁膜10に及ぼす影響は小さい
が、緻密で応力が非常に大きく、はがれが起きやすい。
そのために本実施例ではシリコン窒化膜の下に応力緩和
層としてのシリコン酸化膜を用いている。
膜20として、酸化膜(NSG)、リンを含む酸化膜
(PSG)またはリンおよびボロンを含む酸化膜(BP
SG)を形成する。さらに図5(c)に示すように第4
の保護膜21として、スパッタ法によりシリコン窒化膜
を形成する。スパッタ法を用いたシリコン窒化膜は水素
の含有量が小さく容量絶縁膜10に及ぼす影響は小さい
が、緻密で応力が非常に大きく、はがれが起きやすい。
そのために本実施例ではシリコン窒化膜の下に応力緩和
層としてのシリコン酸化膜を用いている。
【0043】
【発明の効果】本発明は、電極配線の保護膜として、た
とえばスパッタ法により水素濃度10 21個/cm3以下
のシリコン窒化膜を形成することにより、耐湿性に優れ
た窒化膜を保護膜としながら、強誘電体膜または高誘電
体膜を容量絶縁膜とする特性劣化がない優れた容量素
子、半導体装置およびその製造方法を実現できるもので
ある。
とえばスパッタ法により水素濃度10 21個/cm3以下
のシリコン窒化膜を形成することにより、耐湿性に優れ
た窒化膜を保護膜としながら、強誘電体膜または高誘電
体膜を容量絶縁膜とする特性劣化がない優れた容量素
子、半導体装置およびその製造方法を実現できるもので
ある。
【図1】本発明の一実施例における半導体装置の要部断
面図
面図
【図2】電極配線形成工程後の各工程における容量素子
のリーク電流を示す図
のリーク電流を示す図
【図3】電極配線形成工程後の各工程における容量素子
の電圧印加下での破壊時間を示す図
の電圧印加下での破壊時間を示す図
【図4】(a)〜(c)は本発明の第2の実施例におけ
る半導体装置の製造方法を説明する工程断面図
る半導体装置の製造方法を説明する工程断面図
【図5】(a)〜(c)は本発明の第3の実施例におけ
る半導体装置の製造工程を説明する工程断面図
る半導体装置の製造工程を説明する工程断面図
【図6】(a)〜(c)は従来の半導体装置の製造工程
を説明する工程断面図
を説明する工程断面図
1 N型シリコン基板(支持基板) 8 第1の層間絶縁膜 9 下電極 10 容量絶縁膜 11 上電極 12 容量素子 13 MOSトランジスタ(集積回路) 14 第2の層間絶縁膜 15a 第1の開口部 15b 第2の開口部 16 電極配線 18 保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768 (72)発明者 松田 明浩 大阪府高槻市幸町1番1号 松下電子工業 株式会社内 (72)発明者 有田 浩二 大阪府高槻市幸町1番1号 松下電子工業 株式会社内
Claims (9)
- 【請求項1】 絶縁基板上に、少なくとも下電極、強誘
電体膜または高誘電体膜からなる容量絶縁膜、および上
電極で構成された容量素子と、前記容量素子を覆って形
成された層間絶縁膜と、前記層間絶縁膜に設けた開口を
介して前記下電極、および前記上電極にそれぞれ接続さ
れた電極配線と、前記電極配線を覆って形成された保護
膜とを有し、かつ前記保護膜が水素含有量1021個/c
m3以下のシリコン窒化膜である容量素子。 - 【請求項2】 支持基板に作り込まれた集積回路と、前
記集積回路の上に形成された第1の層間絶縁膜、前記第
1の層間絶縁膜上の所定の領域に形成された下電極、強
誘電体膜または高誘電体膜からなる容量絶縁膜、および
上電極で構成された容量素子と、少なくとも前記容量素
子を覆って形成された第2の層間絶縁膜と、前記第1の
層間絶縁膜に形成された第1の開口部および前記第2の
層間絶縁膜に形成された第2の開口部を通して前記集積
回路または前記容量素子の上電極、下電極に達する電極
配線と、前記電極配線を覆って形成された保護膜とから
なり、前記保護膜が水素原子含有量1021個/cm3以
下のシリコン窒化膜である半導体装置。 - 【請求項3】 水素原子含有量が1021個/cm3以下
の単層のシリコン窒化膜に代えて、水素原子含有量が1
021個/cm3以下で膜厚が100nm以下のシリコン
窒化膜を第1層とする少なくとも2層以上の多層膜を用
いることを特徴とする請求項1記載の半導体装置。 - 【請求項4】 水素原子含有量が1021個/cm3以下
の単層のシリコン窒化膜に代えて、シリコン酸化膜を第
1層とし、水素原子含有量が1021個/cm3以下のシ
リコン窒化膜を第2層とする少なくとも2層以上の多層
膜を用いることを特徴とする請求項1記載の半導体装
置。 - 【請求項5】 半導体基板に集積回路を形成する工程
と、前記半導体基板上に第1の層間絶縁膜を形成する工
程と、前記第1の層間絶縁膜上の所定の領域に下電極、
強誘電体膜または高誘電体膜からなる容量絶縁膜、およ
び上電極で構成された容量素子を形成する工程と、前記
容量素子を覆って第2の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜および前記第2の層間絶縁膜に集
積回路に達する第1の開口部、容量素子に達する第2の
開口部を形成する工程と、前記第1の開口部、前記第2
の開口部を含んで電極配線を形成する工程と、前記電極
配線を覆って保護膜となる水素原子含有量が1021個/
cm3以下のシリコン窒化膜を形成する工程とを有する
半導体装置の製造方法。 - 【請求項6】 電極配線を覆う保護膜となるシリコン窒
化膜を形成する工程がスパッタ蒸着によるものである請
求項4記載の半導体装置の製造方法。 - 【請求項7】 電極配線を覆う保護膜となるシリコン窒
化膜を形成する工程の次に、プラズマ化学気相成長法に
より第2のシリコン窒化膜を形成する工程を付加したこ
とを特徴とする請求項5記載の半導体装置の製造方法。 - 【請求項8】 電極材料を覆う保護膜となるシリコン窒
化膜を形成する工程に代えて、酸化珪素膜を形成する工
程と、スパッタ蒸着法により第1のシリコン窒化膜を形
成する工程と、プラズマ化学気相成長法により第2のシ
リコン窒化膜を形成する工程を用いることを特徴とする
請求項4または5記載の半導体装置の製造方法。 - 【請求項9】 電極材料を覆う保護膜となるシリコン窒
化膜を形成する工程に代えて、シリコン酸化膜またはボ
ロンおよびリンの少なくとも一種を含有するシリコン酸
化膜を形成する工程と、スパッタ法によりシリコン窒化
膜を形成する工程とを用いることを特徴とする請求項4
または5記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6169387A JPH0837282A (ja) | 1994-07-21 | 1994-07-21 | 容量素子、半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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JP6169387A JPH0837282A (ja) | 1994-07-21 | 1994-07-21 | 容量素子、半導体装置およびその製造方法 |
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JPH0837282A true JPH0837282A (ja) | 1996-02-06 |
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ID=15885657
Family Applications (1)
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JP6169387A Pending JPH0837282A (ja) | 1994-07-21 | 1994-07-21 | 容量素子、半導体装置およびその製造方法 |
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JP (1) | JPH0837282A (ja) |
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