JPH10223852A - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
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- JPH10223852A JPH10223852A JP9020577A JP2057797A JPH10223852A JP H10223852 A JPH10223852 A JP H10223852A JP 9020577 A JP9020577 A JP 9020577A JP 2057797 A JP2057797 A JP 2057797A JP H10223852 A JPH10223852 A JP H10223852A
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Abstract
水素が侵入しないようにする。 【解決手段】 半導体基板11の上には、金属薄膜より
なる下部電極14aと強誘電体薄膜よりなる容量絶縁膜
14bと金属薄膜よりなる上部電極14cとを有する強
誘電体キャパシタ14が形成されている。強誘電体キャ
パシタ14の上面及び側面はTi酸化膜15で直接覆わ
れている。層間絶縁膜13には、半導体基板11の上面
におけるトランジスタ12と強誘電体キャパシタ14と
の間に位置する導体基板11の上面を露出させる第1の
接続孔13aと、上部電極14cの上面を露出させる第
2の接続孔13bとが形成されると共に、半導体基板1
1と上部電極14cとを電気的に接続し、Ti窒化膜よ
りなる第1の配線層16aと金属薄膜よりなる第2の配
線層16bとからなる多重配線層16が形成されてい
る。
Description
タを有する強誘電体メモリ装置及びその製造方法に関す
る。
シタ絶縁膜として従来のシリコン酸化膜やシリコン窒化
膜に代わり、強誘電体薄膜を用いたデバイスの応用が注
目されてきている。強誘電体の特徴である高誘電率やヒ
ステリシス特性による残留分極を利用して、大容量コン
デンサや不揮発性機能を有するメモリ等が実現される。
ト構造と呼ばれ、格子位置に酸素を含む結晶構造を有す
る金属酸化物の一種である。
いて説明する。
である。図4に示すように、シリコンよりなる半導体基
板101の上にはトランジスタ102が形成されてお
り、半導体基板101の上に堆積された層間絶縁膜10
3内には、導電性薄膜よりなる下部電極104aと強誘
電体薄膜よりなる容量絶縁膜104bと導電性薄膜より
なる上部電極104cとを有する強誘電体キャパシタ1
04が形成されている。層間絶縁膜103には、トラン
ジスタ102と強誘電体キャパシタ104との間に位置
する半導体基板101の上面を露出させる第1の接続孔
105と、上部電極104cの上面を露出させる第2の
接続孔106とが形成されると共に、第1の接続孔10
5と第2の接続孔106とを介して半導体基板101と
上部電極104cとを電気的に接続する導電膜よりなる
配線層107が形成されている。層間絶縁膜103及び
配線層107の上には全面にわたって表面保護膜108
が形成されている。
配線層107を形成した後、トランジスタ102のしき
い値電圧を安定化させるために、水素雰囲気で熱処理が
行なわれ、その後、表面保護膜108として通常はSi
窒化膜等が堆積される。
来の強誘電体メモリ装置は、熱処理工程における水素雰
囲気又は保護膜形成工程におけるガスに含まれる水素が
キャパシタ部に拡散し、強誘電体薄膜を還元する。その
結果、強誘電体薄膜の結晶組成が崩れるため、本来の特
性を有しなくなるという問題を生じる。
ャパシタ部に水素が侵入しないようにすることを目的と
する。
解決手段は、強誘電体メモリ装置を、基板上に形成され
ており、下部電極と、該下部電極の上の強誘電体よりな
る容量絶縁膜と、該容量絶縁膜の上の上部電極とを有す
る強誘電体キャパシタを備え、前記強誘電体キャパシタ
の上面及び側面は、Ti酸化膜又はTi窒化膜により直
接覆われている構成とするものである。
タの上面及び側面は、水素を通さない膜であるTiの酸
化膜又は窒化膜で直接覆われているため、水素雰囲気で
の熱処理や成膜時に、容量絶縁膜である強誘電体薄膜中
に水素が侵入しない。
電体メモリ装置の製造方法を、基板上に、下部電極と、
該下部電極の上の強誘電体よりなる容量絶縁膜と、該容
量絶縁膜の上の上部電極とを有する強誘電体キャパシタ
を形成する工程と、前記基板の上に全面にわたってTi
よりなる金属膜を堆積する工程と、前記基板に対して酸
素雰囲気で熱処理を行なって前記金属膜を酸化させるこ
とによりTi酸化膜を形成する工程と、前記強誘電体キ
ャパシタをマスクするレジストパターンを形成し、該レ
ジストパターンを用いて前記Ti酸化膜に対してエッチ
ングを行なうことにより、該Ti酸化膜よりなり前記強
誘電体キャパシタの上面及び側面に該強誘電体キャパシ
タを保護するキャパシタ保護膜を形成する工程と、前記
基板の上に全面にわたって層間絶縁膜を堆積した後、該
層間絶縁膜及び前記Ti酸化膜に対して一連のエッチン
グを行なって前記層間絶縁膜に前記上部電極の上面を露
出させる接続孔を形成する工程と、前記層間絶縁膜の上
における所定領域並びに前記上部電極の上面における前
記接続孔の露出部及び前記接続孔の壁面にTi窒化膜を
最下層とする多重配線層を形成する工程とを備えている
構成とするものである。
タの上面及び側面に該強誘電体キャパシタを保護するT
i酸化膜よりなるキャパシタ保護膜を形成する工程と、
上部電極の上面における接続孔の露出部及び該接続孔の
壁面にTi窒化膜を最下層とする多重配線層を形成する
工程とを備えているため、強誘電体キャパシタの上面及
び側面を水素を通さない膜であるTiの酸化膜又は窒化
膜によって直接覆うので、水素雰囲気での熱処理や成膜
時に、容量絶縁膜となる強誘電体薄膜中に水素が侵入し
ない。
電体メモリ装置の製造方法を、基板上に、下層の導電
膜、強誘電体よりなる絶縁膜及び上層の導電膜を順次堆
積する工程と、前記上層の導電膜に対して選択的にエッ
チングを行なって上部電極を形成する工程と、前記基板
の上に全面にわたってTi窒化膜を堆積した後、該Ti
窒化膜よりなりキャパシタ形成領域に該キャパシタ形成
領域を保護するキャパシタ上面保護膜を形成する工程
と、前記キャパシタ上面保護膜をマスクとして前記下層
の導電膜及び絶縁膜に対してエッチングを行なって、前
記下層の導電膜よりなる下部電極と、前記絶縁膜よりな
る容量絶縁膜と、前記上部電極とを有する強誘電体キャ
パシタを形成する工程と、前記基板の上に全面にわたっ
てTiよりなる金属膜を堆積する工程と、前記基板に対
して酸素雰囲気で熱処理を行なって前記金属膜を酸化さ
せることによりTi酸化膜を形成する工程と、前記Ti
酸化膜に対してエッチバックを行なって、該Ti酸化膜
よりなり前記強誘電体キャパシタの側面に該強誘電体キ
ャパシタの側面を保護するキャパシタ側面保護膜を形成
する工程と、前記基板の上に全面にわたって層間絶縁膜
を堆積した後、該層間絶縁膜及び前記Ti窒化膜に対し
て一連のエッチングを行なって前記層間絶縁膜に前記上
部電極の上面を露出させる接続孔を形成する工程と、前
記層間絶縁膜の上における所定領域並びに前記上部電極
の上面における前記接続孔の露出部及び前記接続孔の壁
面にTi窒化膜を最下層とする多重配線層を形成する工
程とを備えている備えている構成とするものである。
タの上面にTi窒化膜よりなるキャパシタ上面保護膜を
形成する工程と、強誘電体キャパシタの側面にTi酸化
膜を形成する工程と、上部電極の上面における接続孔の
露出部及び該接続孔の壁面にTi窒化膜を最下層とする
多重配線層を形成する工程とを備えているため、強誘電
体キャパシタの上面及び側面を水素を通さない膜である
Tiの酸化膜又は窒化膜によって直接覆うので、水素雰
囲気での熱処理や成膜時に、容量絶縁膜となる強誘電体
薄膜中に水素が侵入しない。
参照しながら説明する。
電体メモリ装置の構成断面図である。図1に示すよう
に、シリコンよりなる半導体基板11の上には、キャパ
シタ部へのアクセスのスイッチ素子となるMOSFET
等のトランジスタ12が形成されており、半導体基板1
1の上に形成された層間絶縁膜13内には、導電性薄膜
よりなる下部電極14aと強誘電体薄膜よりなる容量絶
縁膜14bと導電性薄膜よりなる上部電極14cとを有
する強誘電体キャパシタ14が形成されている。強誘電
体キャパシタ14の上面及び側面はTi酸化膜よりなる
キャパシタ保護膜15により直接覆われている。層間絶
縁膜13には、半導体基板11の上面におけるトランジ
スタ12と強誘電体キャパシタ14との間に位置する半
導体基板11の上面を露出させる第1の接続孔13a
と、上部電極14cの上面を露出させる第2の接続孔1
3bとが形成されると共に、第1の接続孔13aと第2
の接続孔13bとを介して半導体基板11と上部電極1
4cとを電気的に接続し、Ti窒化膜よりなる第1の配
線層16aと該第1の配線層の上の金属薄膜よりなる第
2の配線層16bとからなる多重配線層16が形成され
ている。層間絶縁膜13及び配線層16の上には全面に
わたって表面保護膜17が形成されている。
て、多重配線層16を形成した後、トランジスタ12の
しきい値電圧を安定化させるために、水素雰囲気で40
0℃程度の熱処理を行なう必要がある。
14の上部電極14cにおける第2の接続孔17を除く
上面及び強誘電体キャパシタ14の側面がTi酸化膜よ
りなり水素を通さないキャパシタ保護膜15により直接
覆われ、且つ、上部電極14cの上面の一部が露出する
第2の接続孔13bが水素を通さないTi窒化膜よりな
る第1の配線層16aにより直接覆われていることによ
り、容量絶縁膜14bに対する水素による還元作用を防
止できるため、キャパシタ部の電気的特性を劣化させる
ことがない。
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
リ装置の製造方法を示す工程順断面図である。まず、図
2(a)に示すように、シリコンよりなる半導体基板1
1の上面の所定領域にMOSFET等のトランジスタ1
2を形成した後、半導体基板11の上に全面にわたって
第1の層間絶縁膜13Aを堆積する。その後、第1の層
間絶縁膜13Aの上面の所定領域に、金属薄膜よりなる
下部電極14cと強誘電体よりなる容量絶縁膜14bと
金属薄膜よりなる上部電極14cとが順次積層されてな
る強誘電体キャパシタ14を形成する。
法を用いて半導体基板11の上に全面にわたってTi
(チタン)を100nmの厚さに堆積した後、温度が4
50℃の酸素雰囲気で半導体基板11に対して60分間
の熱処理を行なって、該Tiよりなる金属薄膜を酸化さ
せることによりTi酸化膜15Aを形成する。
ソグラフィーを用いて強誘電体キャパシタ14をマスク
するレジストパターンを形成し、該レジストパターンを
マスクとしてTi酸化膜15Aに対してドライエッチン
グを行なって、強誘電体キャパシタ14の上面及び側面
にのみTi酸化膜15Aを残存させることによりキャパ
シタ保護膜15Bを形成する。その後、強誘電体キャパ
シタ14の上に第2の層間絶縁膜13Bを堆積した後、
トランジスタ12と強誘電体キャパシタ14との間の第
1の層間絶縁膜13Aに対してエッチングを行なって半
導体基板11の上面を露出する第1の接続孔13aを形
成すると共に、第2の層間絶縁膜13B及びキャパシタ
保護膜15Bに対して連続してエッチングを行なって強
誘電体キャパシタ14の上部電極14cの上面の一部を
露出する第2の接続孔13bを形成する。
法を用いて、第1の層間絶縁膜13A及び第2の層間絶
縁膜13Bの上面、半導体基板11の上面における第1
の接続孔13aの露出部及び第1の接続孔13aの壁面
並びに強誘電体キャパシタ14の上部電極14cの上面
における第2の接続孔13bの露出部及び第2の接続孔
13bの壁面に、厚さが150nmのTi窒化膜と、該
Ti窒化膜の上に厚さが600nmのAl(アルミニウ
ム)よりなる金属薄膜を堆積する。その後、該Ti窒化
膜及び該金属薄膜に対して所定領域のみを残すエッチン
グを行なって、Ti窒化膜から第1の配線層16aと、
Alよりなる金属薄膜から第2の配線層16bとをそれ
ぞれ形成し、第1の配線層16aと第2の配線層16b
とからなる多重配線層16を得る。
法と同様に、トランジスタ12のしきい値電圧を安定さ
せるために、半導体基板11に対して温度が400℃の
水素雰囲気で30分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ14は、その上面及び側面が
水素を通さないTi酸化膜よりなるキャパシタ保護膜1
5Bによって覆われ、且つ、上部電極14cの上面にお
ける第2の接続孔13bの露出部が多重配線層16の最
下層の水素を通さないTi窒化膜よりなる第1の配線層
16aにより覆われているため、水素が強誘電体キャパ
シタ14に拡散することがない。
基板11の上に全面にわたって厚さが800nmのシリ
コン窒化膜よりなる表面保護膜17を堆積して強誘電体
メモリ装置が完成する。このプラズマCVD工程の際に
も、SiH4 ガス等の水素雰囲気にさらされるが、前記
の熱処理と同様にTi酸化膜及びTi窒化膜による水素
遮蔽効果によって強誘電体キャパシタ14に水素が拡散
することはない。
ッタ法を用いて行なったが、CVD法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
囲気での工程において、強誘電体キャパシタ14の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
電体メモリ装置の製造方法を図面を参照しながら説明す
る。
リ装置の製造方法を示す工程順断面図である。まず、図
3(a)に示すように、シリコンよりなる半導体基板2
1の上面の所定領域にMOSFET等のトランジスタ2
2を形成した後、半導体基板21の上に全面にわたって
第1の層間絶縁膜23Aを堆積する。その後、第1の層
間絶縁膜23Aの上面に、下層の金属薄膜と強誘電体よ
りなる絶縁膜と上層の金属薄膜とを順次堆積した後、上
層の金属薄膜に対して選択的にエッチングを行なって上
部電極24cを形成する。その後、スパッタ法を用い
て、上部電極24c及び絶縁膜の上面に全面にわたって
Ti窒化膜を堆積した後、該Ti窒化膜に対して選択的
にエッチングを行なってキャパシタ形成領域を保護する
キャパシタ上面保護膜25を形成する。次に、該キャパ
シタ上面保護膜25をマスクとして絶縁膜及び下層の金
属薄膜に対してエッチングを行なうことにより、下層の
金属薄膜よりなる下部電極24aと強誘電体よりなる容
量絶縁膜24bと上層の金属薄膜よりなる上部電極24
cとを有する強誘電体キャパシタ24を形成する。ここ
で、マスクに用いたTi窒化膜よりなるキャパシタ上面
保護膜25を除去せずに残しておく。
法を用いて半導体基板21の上に全面にわたってTiよ
りなる金属薄膜を100nmの厚さに堆積した後、温度
が450℃の酸素雰囲気で半導体基板21に対して60
分間の熱処理を行なって、該Tiよりなる金属薄膜を酸
化させることによりTi酸化膜26Aを形成する。その
後、Ti酸化膜26Aの全面に対して異方性ドライエッ
チングによるエッチバックを行なって、強誘電体キャパ
シタ24の側面にのみTi酸化膜26Aを残存させるこ
とにより、強誘電体キャパシタ24の側面に密着して強
誘電体キャパシタ24の側面を保護するキャパシタ側面
保護膜26Bを形成する。
キャパシタ24の上に第2の層間絶縁膜23Bを堆積し
た後、トランジスタ22と強誘電体キャパシタ24との
間の第1の層間絶縁膜23Aに対してエッチングを行な
って、該第1の層間絶縁膜23Aに半導体基板21の上
面を露出させる第1の接続孔23aを形成すると共に、
第2の層間絶縁膜23B及びキャパシタ上面保護膜25
に対して連続してエッチングを行なって、該第2の層間
絶縁膜23Bに強誘電体キャパシタ24の上部電極24
cの上面の一部を露出させる第2の接続孔23bを形成
する。
法を用いて、第1の層間絶縁膜23A及び第2の層間絶
縁膜23Bの上面、半導体基板21の上面における第1
の接続孔23aの露出部及び第1の接続孔23aの壁面
並びに強誘電体キャパシタ24の上部電極24cの上面
における第2の接続孔23bの露出部及び第2の接続孔
23bの壁面に、厚さが150nmのTi窒化膜と、該
Ti窒化膜の上に厚さが600nmのAlよりなる金属
薄膜を堆積する。その後、該Ti窒化膜及び該金属薄膜
に対して所定領域のみを残すエッチングを行なって、T
i窒化膜から第1の配線層27aと、Alよりなる金属
薄膜から第2の配線層27bとをそれぞれ形成し、第1
の配線層27aと第2の配線層27bとからなる多重配
線層27を得る。
法と同様に、トランジスタ22のしきい値電圧を安定さ
せるために、半導体基板21に対して温度が400℃の
水素雰囲気で30分間の熱処理を行なう。この熱処理の
際に、強誘電体キャパシタ24は、その上面が水素を通
さないTi窒化膜よりなるキャパシタ上面保護膜25に
よって直接覆われると共にその側面が水素を通さないT
i酸化膜よりなるキャパシタ側面保護膜26Bによって
覆われ、且つ、上部電極24cの上面における第2の接
続孔23bの露出部が多重配線層27の最下層の水素を
通さないTi窒化膜よりなる第1の配線層27aにより
覆われているため、水素が強誘電体キャパシタ24に拡
散することがない。
基板21の上に全面にわたって厚さが800nmのシリ
コン窒化膜よりなる表面保護膜28を堆積して強誘電体
メモリ装置が完成する。このプラズマCVD工程の際に
も、SiH4 ガス等の水素雰囲気にさらされることにな
るが、前記の熱処理と同様にTi酸化膜及びTi窒化膜
による水素遮蔽効果によって強誘電体キャパシタ24に
水素が拡散することはない。
ッタ法を用いて行なったが、CVD法等の他の成膜方法
を用いて堆積しても同様の効果を得られることはいうま
でもない。
囲気での工程において、強誘電体キャパシタ24の容量
絶縁膜となる強誘電体酸化物に該酸化物の結晶組成を破
壊する水素が拡散しないため、強誘電体膜本来の特性が
損なわれないので、所望の電気的特性を有する強誘電体
メモリ装置を確実に得ることができる。その結果、高信
頼性を有する強誘電体メモリ装置が確実に得られるの
で、高歩留まりを実現することができる。
と、水素雰囲気での熱処理や成膜時に、容量絶縁膜であ
る強誘電体薄膜中に水素が侵入しないため、酸化物であ
る強誘電体薄膜の結晶組成が水素による還元によって破
壊されないので、所望の電気的特性を有する強誘電体キ
ャパシタが得られる。
造方法によると、強誘電体キャパシタの上面及び側面を
水素を通さない膜であるTiの酸化膜又は窒化膜によっ
て直接覆うので、水素雰囲気での熱処理や成膜時に、容
量絶縁膜となる強誘電体薄膜中に水素が侵入しない。従
って、酸化物である強誘電体薄膜の結晶組成が水素によ
る還元によって破壊されないので、所望の電気的特性を
有する強誘電体キャパシタを確実に得ることができるの
で、信頼性が高い強誘電体メモリ装置を実現することが
できる。
装置の構成断面図である。
装置の製造方法を示す工程順断面図である。
装置の製造方法を示す工程順断面図である。
る。
Claims (3)
- 【請求項1】 基板上に形成されており、下部電極と、
該下部電極の上の強誘電体よりなる容量絶縁膜と、該容
量絶縁膜の上の上部電極とを有する強誘電体キャパシタ
を備え、 前記強誘電体キャパシタの上面及び側面は、Ti酸化膜
又はTi窒化膜により直接覆われていることを特徴とす
る強誘電体メモリ装置。 - 【請求項2】 基板上に、下部電極と、該下部電極の上
の強誘電体よりなる容量絶縁膜と、該容量絶縁膜の上の
上部電極とを有する強誘電体キャパシタを形成する工程
と、 前記基板の上に全面にわたってTiよりなる金属膜を堆
積する工程と、 前記基板に対して酸素雰囲気で熱処理を行なって前記金
属膜を酸化させることによりTi酸化膜を形成する工程
と、 前記強誘電体キャパシタをマスクするレジストパターン
を形成し、該レジストパターンを用いて前記Ti酸化膜
に対してエッチングを行なうことにより、該Ti酸化膜
よりなり前記強誘電体キャパシタの上面及び側面に該強
誘電体キャパシタを保護するキャパシタ保護膜を形成す
る工程と、 前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記キャパシタ保護膜に対して一
連のエッチングを行なって前記層間絶縁膜に前記上部電
極の上面を露出させる接続孔を形成する工程と、 前記層間絶縁膜の上における所定領域並びに前記上部電
極の上面における前記接続孔の露出部及び前記接続孔の
壁面にTi窒化膜を最下層とする多重配線層を形成する
工程とを備えていることを特徴とする強誘電体メモリ装
置の製造方法。 - 【請求項3】 基板上に、下層の導電膜、強誘電体より
なる絶縁膜及び上層の導電膜を順次堆積する工程と、 前記上層の導電膜に対して選択的にエッチングを行なっ
て上部電極を形成する工程と、 前記基板の上に全面にわたってTi窒化膜を堆積した
後、該Ti窒化膜よりなりキャパシタ形成領域に該キャ
パシタ形成領域を保護するキャパシタ上面保護膜を形成
する工程と、 前記キャパシタ上面保護膜をマスクとして前記下層の導
電膜及び絶縁膜に対してエッチングを行なって、前記下
層の導電膜よりなる下部電極と、前記絶縁膜よりなる容
量絶縁膜と、前記上部電極とを有する強誘電体キャパシ
タを形成する工程と、 前記基板の上に全面にわたってTiよりなる金属膜を堆
積する工程と、 前記基板に対して酸素雰囲気で熱処理を行なって前記金
属膜を酸化させることによりTi酸化膜を形成する工程
と、 前記Ti酸化膜に対してエッチバックを行なって、該T
i酸化膜よりなり前記強誘電体キャパシタの側面に該強
誘電体キャパシタの側面を保護するキャパシタ側面保護
膜を形成する工程と、 前記基板の上に全面にわたって層間絶縁膜を堆積した
後、該層間絶縁膜及び前記キャパシタ上面保護膜に対し
て一連のエッチングを行なって前記層間絶縁膜に前記上
部電極の上面を露出させる接続孔を形成する工程と、 前記層間絶縁膜の上における所定領域並びに前記上部電
極の上面における前記接続孔の露出部及び前記接続孔の
壁面にTi窒化膜を最下層とする多重配線層を形成する
工程とを備えていることを特徴とする強誘電体メモリ装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02057797A JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02057797A JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JPH10223852A true JPH10223852A (ja) | 1998-08-21 |
JP3157734B2 JP3157734B2 (ja) | 2001-04-16 |
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ID=12031071
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---|---|---|---|
JP02057797A Expired - Fee Related JP3157734B2 (ja) | 1997-02-03 | 1997-02-03 | 強誘電体メモリ装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP3157734B2 (ja) |
Cited By (8)
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