JPH09172150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09172150A JPH09172150A JP7329999A JP32999995A JPH09172150A JP H09172150 A JPH09172150 A JP H09172150A JP 7329999 A JP7329999 A JP 7329999A JP 32999995 A JP32999995 A JP 32999995A JP H09172150 A JPH09172150 A JP H09172150A
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- capacitive element
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Abstract
(57)【要約】
【課題】 配線層形成により発生するストレスによる高
誘電体または強誘電体を容量絶縁膜とする容量素子のリ
ーク電流の増加および絶縁耐圧の低下を防止する。 【解決手段】 半導体集積回路が作り込まれたシリコン
基板１上に高誘電体膜または強誘電体膜を容量絶縁膜と
する容量素子６、容量素子用保護絶縁膜７、コンタクト
ホール８を形成し、次に、全面を第１の配線層９で覆っ
た後、第１の熱処理を温度４５０℃で６０分、窒素雰囲
気中において行う。次に、全面に第２の配線層１０を形
成した後、第１および第２の配線層をエッチングし、最
後に、第２の熱処理をすることにより容量素子に加わる
ストレスを低減し、容量素子の特性劣化を防止する。
誘電体または強誘電体を容量絶縁膜とする容量素子のリ
ーク電流の増加および絶縁耐圧の低下を防止する。 【解決手段】 半導体集積回路が作り込まれたシリコン
基板１上に高誘電体膜または強誘電体膜を容量絶縁膜と
する容量素子６、容量素子用保護絶縁膜７、コンタクト
ホール８を形成し、次に、全面を第１の配線層９で覆っ
た後、第１の熱処理を温度４５０℃で６０分、窒素雰囲
気中において行う。次に、全面に第２の配線層１０を形
成した後、第１および第２の配線層をエッチングし、最
後に、第２の熱処理をすることにより容量素子に加わる
ストレスを低減し、容量素子の特性劣化を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、高誘電率を有する
誘電体膜または強誘電体膜を容量絶縁膜とする容量素子
を内蔵する半導体装置の製造方法に関する。
誘電体膜または強誘電体膜を容量絶縁膜とする容量素子
を内蔵する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年マイクロコンピュータ等の高速化、
低消費電力化の傾向が進む中で民生用電子機器が一段と
高度化し、使用される半導体装置もその半導体素子の微
細化が急速に進んできている。それに伴って電子機器か
ら発生される電磁波雑音である不要輻射が大きな問題に
なっており、この不要輻射低減対策として高誘電率を有
する誘電体（以下単に高誘電体という）を容量絶縁膜と
する大容量の容量素子を半導体集積回路装置等に内蔵す
る技術が注目をあびている。また、ダイナミックＲＡＭ
の高集積化に伴い、従来の珪素酸化物または窒化物の代
わりに高誘電体を容量絶縁膜として用いる技術が広く研
究されている。さらに、従来にない低動作電圧かつ高速
書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指
し、自発分極特性を有する強誘電体膜に関する研究開発
が盛んに行われている。
低消費電力化の傾向が進む中で民生用電子機器が一段と
高度化し、使用される半導体装置もその半導体素子の微
細化が急速に進んできている。それに伴って電子機器か
ら発生される電磁波雑音である不要輻射が大きな問題に
なっており、この不要輻射低減対策として高誘電率を有
する誘電体（以下単に高誘電体という）を容量絶縁膜と
する大容量の容量素子を半導体集積回路装置等に内蔵す
る技術が注目をあびている。また、ダイナミックＲＡＭ
の高集積化に伴い、従来の珪素酸化物または窒化物の代
わりに高誘電体を容量絶縁膜として用いる技術が広く研
究されている。さらに、従来にない低動作電圧かつ高速
書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指
し、自発分極特性を有する強誘電体膜に関する研究開発
が盛んに行われている。
【０００３】以下従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図４（ａ）〜（ｄ）
は従来の半導体装置の製造工程における工程断面図およ
び工程フローチャートである。
て、図面を参照しながら説明する。図４（ａ）〜（ｄ）
は従来の半導体装置の製造工程における工程断面図およ
び工程フローチャートである。
【０００４】まず図４（ａ）に示すように、シリコン基
板１の上に分離酸化膜２、トランジスタのソースおよび
ドレインとなる拡散領域３、ポリシリコンよりなるゲー
ト電極４およびシリコン酸化膜よりなる層間絶縁膜５等
を形成し、その上にチタンと白金の多層膜よりなる下電
極６ａ、ＰＺＴやＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体膜よ
りなる容量絶縁膜６ｂおよび白金よりなる上電極６ｃを
全面に形成する。次に各層をアルゴンイオンを用いたイ
オンミリング等のドライエッチング法により所望のパタ
ーンにエッチングし、容量素子６を形成する。次に図４
（ｂ）に示すように、容量素子用の保護絶縁膜７を全面
に形成し、拡散領域３、下電極６ａおよび上電極６ｃに
達するコンタクトホール８を形成する。次に図４（ｃ）
に示すように、全面に第１の配線層９および第２の配線
層１０を形成する。なお、第１の配線層は容量素子の電
極材料である白金と第２の配線層の材料であるアルミニ
ウムとの共晶反応を抑制するための拡散バリヤ層であ
り、窒化チタンが用いられる。次に、図４（ｄ）に示す
ように、第１の配線層９と第２の配線層１０とを選択的
にエッチングし、その後容量素子に加わるストレスを緩
和するために窒素雰囲気中で温度４５０℃の熱処理を行
う。
板１の上に分離酸化膜２、トランジスタのソースおよび
ドレインとなる拡散領域３、ポリシリコンよりなるゲー
ト電極４およびシリコン酸化膜よりなる層間絶縁膜５等
を形成し、その上にチタンと白金の多層膜よりなる下電
極６ａ、ＰＺＴやＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体膜よ
りなる容量絶縁膜６ｂおよび白金よりなる上電極６ｃを
全面に形成する。次に各層をアルゴンイオンを用いたイ
オンミリング等のドライエッチング法により所望のパタ
ーンにエッチングし、容量素子６を形成する。次に図４
（ｂ）に示すように、容量素子用の保護絶縁膜７を全面
に形成し、拡散領域３、下電極６ａおよび上電極６ｃに
達するコンタクトホール８を形成する。次に図４（ｃ）
に示すように、全面に第１の配線層９および第２の配線
層１０を形成する。なお、第１の配線層は容量素子の電
極材料である白金と第２の配線層の材料であるアルミニ
ウムとの共晶反応を抑制するための拡散バリヤ層であ
り、窒化チタンが用いられる。次に、図４（ｄ）に示す
ように、第１の配線層９と第２の配線層１０とを選択的
にエッチングし、その後容量素子に加わるストレスを緩
和するために窒素雰囲気中で温度４５０℃の熱処理を行
う。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法により作製された半導体装置では、第１およ
び第２の配線層形成後の熱処理によっても、容量素子に
作用するストレスが依然として非常に大きく、その結
果、容量素子のリーク電流が増加し、さらに絶縁耐圧が
低下していた。
の製造方法により作製された半導体装置では、第１およ
び第２の配線層形成後の熱処理によっても、容量素子に
作用するストレスが依然として非常に大きく、その結
果、容量素子のリーク電流が増加し、さらに絶縁耐圧が
低下していた。
【０００６】本発明は上記従来の課題を解決するもので
あり、配線層を形成しても高誘電体または強誘電体を容
量絶縁膜とする容量素子のリーク電流の増加および絶縁
耐圧の低下を防止できる半導体装置の製造方法を提供す
ることを課題とする。
あり、配線層を形成しても高誘電体または強誘電体を容
量絶縁膜とする容量素子のリーク電流の増加および絶縁
耐圧の低下を防止できる半導体装置の製造方法を提供す
ることを課題とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置の製造方法は、少なくとも高誘電
率を有する誘電体膜または強誘電体膜を容量絶縁膜とす
る容量素子が形成された半導体基板に第１の配線層を形
成する工程と、第１の熱処理を行う工程と、第１の配線
層上に第２の配線層を形成する工程と、第１の配線層と
第２の配線層を選択的にエッチングする工程と、第２の
熱処理を行う工程とを有する。
に本発明の半導体装置の製造方法は、少なくとも高誘電
率を有する誘電体膜または強誘電体膜を容量絶縁膜とす
る容量素子が形成された半導体基板に第１の配線層を形
成する工程と、第１の熱処理を行う工程と、第１の配線
層上に第２の配線層を形成する工程と、第１の配線層と
第２の配線層を選択的にエッチングする工程と、第２の
熱処理を行う工程とを有する。
【０００８】この本発明によれば、高誘電体または強誘
電体を容量絶縁膜とする容量素子のリーク電流の増加お
よび絶縁耐圧の低下を防止することができる。
電体を容量絶縁膜とする容量素子のリーク電流の増加お
よび絶縁耐圧の低下を防止することができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、少なくとも高誘電率を有する誘電体膜または強誘電
体膜を容量絶縁膜とする容量素子が形成された半導体基
板に第１の配線層を形成する工程と、半導体基板に第１
の熱処理を行う工程と、第１の配線層上に第２の配線層
を形成する工程と、第１，第２の配線層を選択的にエッ
チングする工程と、半導体基板に第２の熱処理を行う工
程とを有しており、容量素子に作用するストレスを各配
線層形成後の熱処理により低減できるため、高誘電体膜
および強誘電体膜を容量絶縁膜とする容量素子のリーク
電流の増加および絶縁耐圧の低下を防止することができ
る。
は、少なくとも高誘電率を有する誘電体膜または強誘電
体膜を容量絶縁膜とする容量素子が形成された半導体基
板に第１の配線層を形成する工程と、半導体基板に第１
の熱処理を行う工程と、第１の配線層上に第２の配線層
を形成する工程と、第１，第２の配線層を選択的にエッ
チングする工程と、半導体基板に第２の熱処理を行う工
程とを有しており、容量素子に作用するストレスを各配
線層形成後の熱処理により低減できるため、高誘電体膜
および強誘電体膜を容量絶縁膜とする容量素子のリーク
電流の増加および絶縁耐圧の低下を防止することができ
る。
【００１０】また請求項２に記載の発明は、第１の熱処
理工程の雰囲気を窒素あるいはアルゴンなどの不活性ガ
スまたはこれらの混合ガス、もしくは真空で行うという
ものであり、これにより配線層の抵抗を上昇させること
なく容量素子へのストレスを低減することができる。
理工程の雰囲気を窒素あるいはアルゴンなどの不活性ガ
スまたはこれらの混合ガス、もしくは真空で行うという
ものであり、これにより配線層の抵抗を上昇させること
なく容量素子へのストレスを低減することができる。
【００１１】請求項３に記載の発明は、第１の熱処理工
程の温度を３００℃以上、４５０℃以下とするものであ
り、これによりトランジスタの特性を劣化させることな
く容量素子へのストレスを低減することができる。
程の温度を３００℃以上、４５０℃以下とするものであ
り、これによりトランジスタの特性を劣化させることな
く容量素子へのストレスを低減することができる。
【００１２】また請求項４に記載の発明は、第１の熱処
理工程を４５０℃以上、５５０℃以下の温度での急速昇
温アニール法により行うというものであり、これにより
比較的高い温度でもトランジスタの特性を劣化させるこ
となく容量素子へのストレスを低減することができる。
理工程を４５０℃以上、５５０℃以下の温度での急速昇
温アニール法により行うというものであり、これにより
比較的高い温度でもトランジスタの特性を劣化させるこ
となく容量素子へのストレスを低減することができる。
【００１３】請求項５に記載の発明は、第１の配線層が
窒化チタン、チタンタングステン、またはチタンと窒化
チタンとの多層膜、もしくはチタンとチタンタングステ
ンとの多層膜であるというものである。
窒化チタン、チタンタングステン、またはチタンと窒化
チタンとの多層膜、もしくはチタンとチタンタングステ
ンとの多層膜であるというものである。
【００１４】また請求項６に記載の発明は、第２の配線
層がアルミニウムを含む金属層であるというものであ
る。
層がアルミニウムを含む金属層であるというものであ
る。
【００１５】請求項７に記載の発明は、第２の熱処理工
程の雰囲気を窒素、アルゴンなどの不活性ガスまたはこ
れらの混合ガス、または真空で行うというものであり、
これにより配線層の抵抗を上昇させることなく容量素子
へのストレスを低減することができる。
程の雰囲気を窒素、アルゴンなどの不活性ガスまたはこ
れらの混合ガス、または真空で行うというものであり、
これにより配線層の抵抗を上昇させることなく容量素子
へのストレスを低減することができる。
【００１６】請求項８に記載の発明は、第２の熱処理工
程の温度を３００℃以上、４５０℃以下とするものであ
り、これによりトランジスタの特性を劣化させることな
く容量素子へのストレスを低減することができる。
程の温度を３００℃以上、４５０℃以下とするものであ
り、これによりトランジスタの特性を劣化させることな
く容量素子へのストレスを低減することができる。
【００１７】また請求項９に記載の発明は、第２の熱処
理工程を４５０℃以上、５５０℃以下での急速昇温アニ
ール法により行うというものであり、これにより比較的
高い温度でもトランジスタの特性を劣化させることなく
容量素子へのストレスを低減することができる。
理工程を４５０℃以上、５５０℃以下での急速昇温アニ
ール法により行うというものであり、これにより比較的
高い温度でもトランジスタの特性を劣化させることなく
容量素子へのストレスを低減することができる。
【００１８】以下本発明の実施の形態について、図を参
照しながら説明する。図１（ａ）〜（ｅ）は本発明の第
１の実施の形態における半導体装置の製造方法の工程断
面図および工程フローチャートである。まず図１（ａ）
および（ｂ）に示すように、半導体集積回路が作り込ま
れたシリコン基板１上にチタンと白金の多層膜よりなる
下電極６ａ、ＳｒＢｉ2Ｔａ2Ｏ9よりなる容量絶縁膜６
ｂおよび白金よりなる上電極６ｃよりなる容量素子６、
容量素子用保護絶縁膜７およびコンタクトホール８を従
来例と同様の方法で形成する。次に、図１（ｃ）に示す
ように、全面を拡散バリヤ層であるチタンと窒化チタン
の積層膜よりなる第１の配線層９で覆う。その後、容量
素子６に作用するストレスを低減するために、第１の熱
処理を行う。なお、第１の熱処理は、温度４５０℃で６
０分、窒素雰囲気中で行う。次に、図１（ｄ）に示すよ
うに、全面にアルミニウムを含む金属の第２の配線層１
０を形成する。そして、図１（ｅ）に示すように、第１
の配線層および第２の配線層を選択的にエッチングし、
最後に、第２の熱処理を行う。なお第２の熱処理は、温
度４５０℃で６０分、窒素雰囲気中で行う。
照しながら説明する。図１（ａ）〜（ｅ）は本発明の第
１の実施の形態における半導体装置の製造方法の工程断
面図および工程フローチャートである。まず図１（ａ）
および（ｂ）に示すように、半導体集積回路が作り込ま
れたシリコン基板１上にチタンと白金の多層膜よりなる
下電極６ａ、ＳｒＢｉ2Ｔａ2Ｏ9よりなる容量絶縁膜６
ｂおよび白金よりなる上電極６ｃよりなる容量素子６、
容量素子用保護絶縁膜７およびコンタクトホール８を従
来例と同様の方法で形成する。次に、図１（ｃ）に示す
ように、全面を拡散バリヤ層であるチタンと窒化チタン
の積層膜よりなる第１の配線層９で覆う。その後、容量
素子６に作用するストレスを低減するために、第１の熱
処理を行う。なお、第１の熱処理は、温度４５０℃で６
０分、窒素雰囲気中で行う。次に、図１（ｄ）に示すよ
うに、全面にアルミニウムを含む金属の第２の配線層１
０を形成する。そして、図１（ｅ）に示すように、第１
の配線層および第２の配線層を選択的にエッチングし、
最後に、第２の熱処理を行う。なお第２の熱処理は、温
度４５０℃で６０分、窒素雰囲気中で行う。
【００１９】このように上記実施の形態によれば、第１
の配線層９を形成した後、第１の熱処理を行うことによ
り、拡散バリア層である第１の配線層９のみによる容量
素子６へのストレスを低減することができる。さらに、
熱処理を窒素雰囲気により行うことにより、配線層の抵
抗を上昇させることなく、かつ強誘電体膜を劣化させる
ことなく容量素子６のストレスを低減できる。
の配線層９を形成した後、第１の熱処理を行うことによ
り、拡散バリア層である第１の配線層９のみによる容量
素子６へのストレスを低減することができる。さらに、
熱処理を窒素雰囲気により行うことにより、配線層の抵
抗を上昇させることなく、かつ強誘電体膜を劣化させる
ことなく容量素子６のストレスを低減できる。
【００２０】第２の熱処理後のストレスを従来例と本実
施の形態とで比較すると、たとえば容量素子６の容量絶
縁膜としてＳｒＢｉ2Ｔａ2Ｏ9を用いた場合には、図２
に示すように従来例では凸方向のストレスが作用するの
に対して、本実施の形態ではストレスが０になる。これ
により、図３に示すように、容量素子６の容量絶縁膜と
してＳｒＢｉ2Ｔａ2Ｏ9を用いた場合、リーク電流は３
桁低減し、かつ絶縁耐圧は５倍向上する。つまり十分実
用に耐え得るレベルの高電界での寿命を実現できる。
施の形態とで比較すると、たとえば容量素子６の容量絶
縁膜としてＳｒＢｉ2Ｔａ2Ｏ9を用いた場合には、図２
に示すように従来例では凸方向のストレスが作用するの
に対して、本実施の形態ではストレスが０になる。これ
により、図３に示すように、容量素子６の容量絶縁膜と
してＳｒＢｉ2Ｔａ2Ｏ9を用いた場合、リーク電流は３
桁低減し、かつ絶縁耐圧は５倍向上する。つまり十分実
用に耐え得るレベルの高電界での寿命を実現できる。
【００２１】また、本実施の形態では、第１の熱処理お
よび第２の熱処理として温度４５０℃で６０分の条件で
の熱処理を用いたが、この熱処理工程の温度範囲は３０
０℃〜４５０℃が望ましい。すなわち、３００℃よりも
低い温度では熱処理によるストレス低減の効果がなく、
また、４５０℃よりも高い温度で熱処理をすると、トラ
ンジスタのソース、ドレインあるいはゲートとのコンタ
クト部においてチタンがシリコン中を拡散してしまうた
め、トランジスタの電気的特性の劣化が発生する。ただ
し、温度３００℃での熱処理を行う場合には、温度４５
０℃で６０分の熱処理と同等の効果を得るには１００時
間程度を要する。
よび第２の熱処理として温度４５０℃で６０分の条件で
の熱処理を用いたが、この熱処理工程の温度範囲は３０
０℃〜４５０℃が望ましい。すなわち、３００℃よりも
低い温度では熱処理によるストレス低減の効果がなく、
また、４５０℃よりも高い温度で熱処理をすると、トラ
ンジスタのソース、ドレインあるいはゲートとのコンタ
クト部においてチタンがシリコン中を拡散してしまうた
め、トランジスタの電気的特性の劣化が発生する。ただ
し、温度３００℃での熱処理を行う場合には、温度４５
０℃で６０分の熱処理と同等の効果を得るには１００時
間程度を要する。
【００２２】上記実施の形態の第１の熱処理工程に、急
速昇温アニール法（以下ＲＴＡ法という）を用いること
もできる。
速昇温アニール法（以下ＲＴＡ法という）を用いること
もできる。
【００２３】ＲＴＡ法は、基板表面へのランプ加熱によ
り、基板表面の温度を急速に高温まで上昇させ、非常に
短い保持時間の後、また急速に温度を下げる熱処理方法
であり、表面温度と比較して基板内部の温度上昇を抑え
ることができるため、本実施の形態に用いた場合、４５
０℃以上の温度で熱処理を行っても、コンタクト部にお
いてチタンが拡散することなしに配線層および容量素子
を熱処理することが可能となる。具体的には、昇温速度
１００℃／分、温度５５０℃で６０秒保持のＲＴＡの条
件で熱処理することにより、上述した温度４５０℃で６
０分の条件での熱処理と同等の効果が得られることを確
認した。ＲＴＡの温度範囲としては４５０℃以上、５５
０℃以下が望ましい。すなわち４５０℃よりも低い温度
では短時間のＲＴＡ法ではストレス低減の効果がなく、
また５５０℃よりも高い温度では基板内部の温度上昇が
大きくなり、トランジスタの特性劣化が発生する。
り、基板表面の温度を急速に高温まで上昇させ、非常に
短い保持時間の後、また急速に温度を下げる熱処理方法
であり、表面温度と比較して基板内部の温度上昇を抑え
ることができるため、本実施の形態に用いた場合、４５
０℃以上の温度で熱処理を行っても、コンタクト部にお
いてチタンが拡散することなしに配線層および容量素子
を熱処理することが可能となる。具体的には、昇温速度
１００℃／分、温度５５０℃で６０秒保持のＲＴＡの条
件で熱処理することにより、上述した温度４５０℃で６
０分の条件での熱処理と同等の効果が得られることを確
認した。ＲＴＡの温度範囲としては４５０℃以上、５５
０℃以下が望ましい。すなわち４５０℃よりも低い温度
では短時間のＲＴＡ法ではストレス低減の効果がなく、
また５５０℃よりも高い温度では基板内部の温度上昇が
大きくなり、トランジスタの特性劣化が発生する。
【００２４】なお、上記実施の形態では、第１および第
２の熱処理工程の雰囲気として窒素を用いたが、アルゴ
ンなどの不活性ガス、または窒素とアルゴンの混合ガ
ス、もしくは真空中でも同様の効果を得ることが可能で
ある。
２の熱処理工程の雰囲気として窒素を用いたが、アルゴ
ンなどの不活性ガス、または窒素とアルゴンの混合ガ
ス、もしくは真空中でも同様の効果を得ることが可能で
ある。
【００２５】また、上記実施の形態では、第１の配線層
としてチタンと窒化チタンとの多層膜を用いたが、窒化
チタン、チタンとチタンタングステンの多層膜、または
チタンタングステンでも同様の効果が得られる。
としてチタンと窒化チタンとの多層膜を用いたが、窒化
チタン、チタンとチタンタングステンの多層膜、または
チタンタングステンでも同様の効果が得られる。
【００２６】さらに、上記実施の形態では、第２の熱処
理工程として温度４５０℃で６０分の熱処理を行った
が、第２の熱処理を急速昇温アニール法を用いても同様
の効果が得られる。ただし、この場合も４５０℃以上、
５５０℃以下の温度範囲が望ましい。
理工程として温度４５０℃で６０分の熱処理を行った
が、第２の熱処理を急速昇温アニール法を用いても同様
の効果が得られる。ただし、この場合も４５０℃以上、
５５０℃以下の温度範囲が望ましい。
【００２７】
【発明の効果】本発明の方法によれば、全面に第１の配
線層を形成した後に、窒素あるいはアルゴンなどの不活
性ガスまたはこれらを含む混合ガス、もしくは真空中で
の熱処理を行い、引続き第２の配線層を形成することに
より、高誘電体膜または強誘電体膜を容量絶縁膜とする
容量素子のリーク電流の増加および絶縁耐圧の低下を防
止できる優れた信頼性を有する半導体装置を提供するこ
とが可能となる。
線層を形成した後に、窒素あるいはアルゴンなどの不活
性ガスまたはこれらを含む混合ガス、もしくは真空中で
の熱処理を行い、引続き第２の配線層を形成することに
より、高誘電体膜または強誘電体膜を容量絶縁膜とする
容量素子のリーク電流の増加および絶縁耐圧の低下を防
止できる優れた信頼性を有する半導体装置を提供するこ
とが可能となる。
【図１】（ａ）〜（ｅ）は本発明の実施の形態の半導体
装置の製造方法における前段工程図
装置の製造方法における前段工程図
【図２】本発明の実施の形態と従来例における容量素子
に作用する応力を比較する特性図
に作用する応力を比較する特性図
【図３】本発明の実施の形態と従来例における容量素子
のリーク電流および絶縁耐圧を比較する特性図
のリーク電流および絶縁耐圧を比較する特性図
【図４】（ａ）〜（ｄ）は従来の半導体装置の製造方法
における工程図
における工程図
１ シリコン基板 ２ 分離酸化膜 ３ 拡散領域 ４ ゲート電極 ５ 層間絶縁膜 ６ 容量素子 ６ａ 下電極 ６ｂ 容量絶縁膜 ６ｃ 上電極 ７ 容量素子用保護絶縁膜 ８ コンタクトホール ９ 第１の配線層 １０ 第２の配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (9)
- 【請求項１】 少なくとも高誘電率を有する誘電体膜ま
たは強誘電体膜を容量絶縁膜とする容量素子が形成され
た半導体基板に第１の配線層を形成する工程と、前記半
導体基板に第１の熱処理を行う工程と、前記第１の配線
層上に第２の配線層を形成する工程と、前記第１の配線
層および前記第２の配線層を選択的にエッチングする工
程と、前記半導体基板に第２の熱処理を行う工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の熱処理工程の雰囲気が窒素あ
るいはアルゴンなどの不活性ガスまたはこれらの混合ガ
ス、もしくは真空であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記第１の熱処理工程の温度が３００℃
以上、４５０℃以下であることを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。 - 【請求項４】 前記第１の熱処理工程が４５０℃以上、
５５０℃以下の温度での急速昇温アニール法による熱処
理であることを特徴とする請求項１または２記載の半導
体装置の製造方法。 - 【請求項５】 前記第１の配線層が窒化チタン、チタン
タングステン、またはチタンと窒化チタンとの多層膜、
もしくはチタンとチタンタングステンの多層膜であるこ
とを特徴とする請求項１，２，３または４記載の半導体
装置の製造方法。 - 【請求項６】 前記第２の配線層がアルミニウムを含む
金属層であることを特徴とする請求項１，２，３，４ま
たは５記載の半導体装置の製造方法。 - 【請求項７】 前記第２の熱処理工程の雰囲気が窒素あ
るいはアルゴンなどの不活性ガスまたはこれらの混合ガ
ス、もしくは真空であることを特徴とする請求項１，
２，３，４，５または６記載の半導体装置の製造方法。 - 【請求項８】 前記第２の熱処理工程の温度が３００℃
以上、４５０℃以下であることを特徴とする請求項１か
ら請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記第２の熱処理工程が４５０℃以上、
５５０℃以下の温度での急速昇温アニール法による熱処
理であることを特徴とする請求項１，２，３，４，５，
６または７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329999A JP2907767B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329999A JP2907767B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172150A true JPH09172150A (ja) | 1997-06-30 |
| JP2907767B2 JP2907767B2 (ja) | 1999-06-21 |
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ID=18227643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329999A Expired - Fee Related JP2907767B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907767B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300212B1 (en) | 1997-07-29 | 2001-10-09 | Nec Corporation | Method of fabricating semiconductor device having memory capacitor including ferroelectric layer made of composite metal oxide |
| KR100309818B1 (ko) * | 1998-12-30 | 2002-01-17 | 박종섭 | 페로일렉트릭램소자의축전기제조방법 |
| KR100329784B1 (ko) * | 1999-06-30 | 2002-03-25 | 박종섭 | 폴리머를 이용하여 금속배선 형성 공정 중의 강유전체 캐패시터 특성 열화를 방지하는 방법 |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
| KR100333641B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법 |
-
1995
- 1995-12-19 JP JP7329999A patent/JP2907767B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300212B1 (en) | 1997-07-29 | 2001-10-09 | Nec Corporation | Method of fabricating semiconductor device having memory capacitor including ferroelectric layer made of composite metal oxide |
| KR100309818B1 (ko) * | 1998-12-30 | 2002-01-17 | 박종섭 | 페로일렉트릭램소자의축전기제조방법 |
| KR100329784B1 (ko) * | 1999-06-30 | 2002-03-25 | 박종섭 | 폴리머를 이용하여 금속배선 형성 공정 중의 강유전체 캐패시터 특성 열화를 방지하는 방법 |
| KR100333641B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법 |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907767B2 (ja) | 1999-06-21 |
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