KR20010086354A - 용량소자를 구비한 반도체장치 및 그 제조방법 - Google Patents

용량소자를 구비한 반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20010086354A
KR20010086354A KR1020010004837A KR20010004837A KR20010086354A KR 20010086354 A KR20010086354 A KR 20010086354A KR 1020010004837 A KR1020010004837 A KR 1020010004837A KR 20010004837 A KR20010004837 A KR 20010004837A KR 20010086354 A KR20010086354 A KR 20010086354A
Authority
KR
South Korea
Prior art keywords
film
layer
interlayer insulator
capacitor
wiring
Prior art date
Application number
KR1020010004837A
Other languages
English (en)
Inventor
타카하시세이이치
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시가키 코지, 닛뽄덴끼 가부시끼가이샤 filed Critical 니시가키 코지
Publication of KR20010086354A publication Critical patent/KR20010086354A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Abstract

본 발명은 적어도 하나의 전기 도전성 구조로 된 소자, 상기 하나의 전기 도전성 구조로 된 소자상에 배치된 적어도 하나의 유전막, 상기 유전막으로부터 상기 전기 도전성 구조로 된 소자를 분리하기 위해 상기 유전막의 하부 및 상기 전기 도전성 구조로 된 소자의 상부에 배치된 층간 절연체를 포함하는 반도체장치에서, 산소의 침투를 방지하는 적어도 하나의 막은 상기 층간 절연체에 제공되어 상기 막은 상기 전기 도전성 구조로 된 소자를 피복하면서 상기 유전막의 하부에 배치되는 것을 특징으로 하는 반도체장치를 제공한다.

Description

용량소자를 구비한 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH CAPACITIVE ELEMENT AND METHOD OF FORMING THE SAME}
본 발명은 용량소자를 구비한 반도체장치 및 그 제조방법에 관한 것으로서, 특히 용량 유전막으로서 강유전성 용량소자를 구비한 용량소자를 구비한 용량소자를 포함하는 반도체장치에 관한 것이다.
최근에, 세라믹 박막과 같은 강유전성 용량막을 사용하는 강유전성 메모리가 활발하게 개발되고 있다. 강유전성 메모리에는 선택 트랜지스터가 제공된다. 또한 스위칭 트랜지스터의 확산영역중의 하나에 접속된 커패시터가 제공되며, 커패시터는 정보를 기억하는 메모리 셀로서 기능한다. 강유전성 커패시터는 PZT와 같은 강유전성 박막을 용량 유전체로서 사용한다. 불휘발성 정보는 강유전체를 분극함으로써 기억될 수 있다. 강유전체는 전기적인 분극 특성을 갖고 있으며 강유전체에 대해 전계를 인가하면 극성 방향이 역전된다. 강유전체에 대해 인가된 전계의 방향이 한 방향에서 다른 방향으로 변하면 강유전체의 히스테리시스 특성에 의해 극성이 발생된다. 전압 극성의 전환은 강유전성 막의 표면상에 양 및 음의 전하를 발생시킨다. 전압의 인가가 끊기면 양 및 음의 전하는 강유전성 막의 표면상에 잔류한다. 상기 상태는 2진 숫자에 대응한다.
도 1은 종래의 용량소자를 구비한 반도체장치를 도시하는 단면도이다. 종래의 반도체장치는 다음과 같이 구성될 수 있다. 필드 산화막은 반도체 기판(100)의 표면상에서 선택적으로 형성되어 반도체 기판(100)의 의 장치영역을 형성한다. 다수의 트랜지스터는 반도체 기판(100)의 장치영역상에 형성되고 트랜지스터의 확산영역(106)은 반도체 기판(100)의 상부영역에 선택적으로 형성된다. 그 후, 반도체 기판(100)의 위에 확장하는 제 1층의 층간절연막(103)이 형성되어 반도체 기판(100)에 형성된 복수의 트랜지스터는 제 1층의 층간절연막(103)에 의해 피복된다. 제 1층의 콘택트 홀은 제 1층의 층간절연막(103)에 형성되어 제 1층의 콘택트홀은 다수의 트랜지스터의 확산영역의 위에 위치한다. 제 1층의 금속 콘택트 플러그(107)는 제 1층의 콘택트 홀에 형성되어 제 1층의 금속 콘택트 플러그(107)의 저면이 트랜지스터의 확산영역(106)과 직접 접하게 된다. 제 1층의 배선(101)은 제 1층의 층간 절연막의 상부 표면상에 형성되어 제 1층의 배선(101)은 제 1층의 금속 플러그(107)의 상부와 직접 접하게 되고 제 1층의 배선(101)은 제 1층의 금속 콘택트 플러그(107)를 통해 확산영역(106)에 전기적으로 접속된다. 그 후, 제 1층의 층간 절연막(103)의 상부 표면 및 제 1층의 배선(101)의 상부에 확장되는 제 2층의 층간 절연막(104)이 형성된다. 제 2층의 콘택트 홀은 제 2층의 층간 절연막(104)에 형성되어 제 2층의 콘택트 홀은 제 1층의 배선(101)의 몇몇의 상부에 위치된다. 제 2층의 금속 콘택트 홀(108)은 제 2층의 콘택트 홀에 형성되어 제 2층의 금속 콘택트 플러그(108)의 저면은 제 1층의 배선(101)의 상부와 직접 접한다. 더욱, 제 2층의 층간 절연막(104)의 상부 표면상에 확장되는 제 2층의 배선(102)이 형성되어 제 2층의 배선(102)이 제 2층의 금속 콘택트 플러그(108)의 상부와 직접 접한다. 제 2층의 층간 절연막(104)의 상부 표면상에 확장되는 제3 층의 층간 절연막(105)이 더 형성되어 제 2층의 배선(102)은 제3 층의 층간 절연막(105)에 의해 피복된다. 제 3층의 콘택트 홀은 제3 층의 층간 절연막(105)에 형성되어 제 3층의 콘택트 홀은 제 2층의 배선(102)의 상부에 위치하게 된다. 제 3층의 금속 콘택트 플러그(109)는 제3 층의 콘택트 홀에 형성되어 제3 층의 금속 콘택트 플러그(109)의 저면이 제 2층의 배선(102)의 상부와 직접 접하게 된다. 그 후, 트랜지스터의 특성을 안정화 시키기 위해, 수소 어닐링이 수소를 함유하는 혼합 가스 분위기에서 실행된다. 강유전성 커패시터(110)는 제3 층간 절연막(105)의 상부 표면상에 선택적으로 형성되어 강유전성 커패시터(110)의 저면이 제3 층의 금속 콘택트 플러그(109)의 상부와 직접 접하게 되고 강유전성 커패시터(110)는 제 3층의 금속 콘택트 플러그(109), 제 2층의 배선(102), 제 2층의 금속 콘택트 플러그(108), 제 1층의 배선(101) 및 제 1층의 금속 플러그(107)를 통해 트랜지스터의 확산영역(106)에 전기적으로 접속된다. 각각의 강유전성 커패시터(110)는 저면 전극, 강유전성 박막 및 상부 전극의 적층체를 포함한다. 그 후, 강유전성 커패시터(110)의 특성을 개선하기 위해 산소 어닐링이 산소를 함유하는 분위기에서 실행된다.
강유선성 커패시터는 강유전성 커패시터가 형성된 직후에 결정 결함 및 결정의 손상에 의해 잔류 유전분극치가 감소된다. 이 경우에, 이상적인 히스테리시스 특성이 달성되지 않는다. 잔류 유전분극치가 적다는 것은 예컨대 0과 1과 같은 2진 숫자 레벨을 구별하는데 어려움이 있다는 것을 의미한다.
결정 결함 및 결정 손상을 회복하기 위해, 10 내지 30분 동안 400 내지 450℃의 범위내의 온도에서 산소를 함유하는 분위기에서의 열처리가 실행되고 그에 따라 강유전성 커패시터의 이상적인 히스테리시스 특성을 얻는다.
전술한 종래의 반도체 장치 및 종래의 제조방법은 이하와 같은 문제점을 지니고 있다.
따라서, 결정 결함 및 결정의 손상을 회복하기 위해서는 강유전성 커패시터가 형성된 직후에 400 내지 450℃의 범위내의 온도에서 산소를 함유하는 분위기에서의 열처리가 실행될 필요성이 있다. 400 내지 450℃ 범위내에서의 상기 열처리는산소 원자가 층간 절연막으로 침투하여 하부 금속 배선에 도달하게 하여 금속 배선이 산화된 결과 금속 배선의 저항이 증가되게 된다. 금속 배선의 저항의 증가는 바도체 장치의 신뢰성을 떨어뜨린다.
일본국 공개공보 제11-317500호에서, 다층 금속 배선이 형성된 후에 수소 어닐링이 실행되고 그 후 산소 어닐링이 실행되기 이전에 수소 어닐링이 실행된다. 상기 종래의 방법에 따르면, 박막 커패시터의 하부에 있는 금속 배선은 산소 어닐링시의 산소 분위기로부터 침투된 산소에 의해 산화되고 그에 따라 산화된 금속 배선의 저항을 증가시킨다.
일본국 공개공보 제9-246497호에서, 질화 실리콘막이 CMOS 트랜지스터상에 형성된 후 강유전성 커패시터가 질화 실리콘막 상에 형성되어 상기 CMOS 트랜지스터는 차후의 산소 어닐링으로부터 강유전성 커패시터까지 질화 실리콘막에 의해 보호된다. 그러나, 금속 배선은 질화 실리콘막의 상부 및 강유전성 커패시터의 하부에 형성되고, 상기와 같은 이유로 인해 박막 커패시터의 하부에 있는 금속 배선 및 질화 실리콘막의 상부에 있는 금속 배선은 산소 어닐링시의 산소 분위기로부터 침투한 산소에 의해 산화되고 그에 따라 산화된 금속 배선의 저항을 증가시킨다.
전술한 상황에서, 전술한 문제점으로부터 벗어날 수 있는 신규의 반도체장치 및 그 반도체장치의 제조방법을 개발할 필요성이 있다.
따라서, 본 발명의 목적은 전술한 문제점으로부터 벗어날 수 있는 용량 소자의 하부에 있는 금속 배선 및 용량 소자를 구비한 신규의 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 용량 소자를 하부에 두는 금속 배선 및 용량 소자를 갖는 신규의 반도체장치를 제공하는 것으로서, 상기 금속 배선은 용량 소자에 대한 산소 어닐링시에 산화가 되지 않는다.
본 발명의 또 다른 목적은 전술한 문제점이 없는 용량 소자의 하부에 있는 금속 배선 및 용량 소자를 구비한 반도체장치를 형성하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 용량 소자의 하부에 있는 금속 배선 및 용량 소자를 구비한 반도체 장치를 형성하는 신규의 방법을 제공하는 것으로서, 상기 금속 배선은 용량 소자에 대한 어닐링싱에 산화가 되지 않는다.
본 발명은 본 발명은 적어도 하나의 다층 금속 배선구조, 다층 금속 배선구조의 상부에 적층된 적어도 하나의 커패시터, 커패시터 하부 및 커패시터로부터 다층 금속 배선구조를 분리하는 다층 금속 배선구조의 상부에 놓여있는 층간절연막을 포함하는 반도체장치를 제공하고, 산소의 침투를 방지하는 적어도 하나의 산화방지막은 층간절연막에 제공되어 산화방지막은 다층 금속 배선구조를 피복하면서 커패시터의 하부에 배치된다.
제1의 본 발명은 적어도 하나의 전기 도전성 구조로 된 소자, 상기 하나의 전기 도전성 구조로 된 소자상에 배치된 적어도 하나의 유전막, 상기 유전막으로부터 상기 전기 도전성 구조로 된 소자를 분리하기 위해 상기 유전막의 하부, 및 상기 전기 도전성 구조로 된 소자의 상부의 층간 절연체를 포함하는 반도체장치에서,산소의 침투를 방지하는 적어도 하나의 막은 상기 층간 절연체에 제공되고, 상기 막은 상기 유전막의 하부에서 상기 전기 도전성 구조로 된 소자를 피복하는 반도체장치를 제공한다.
따라서, 본 발명에 있어서 유전막의 성질을 개선하기 위해 산소 함유 가스 분위기에서 실행된 산소 열처리 중에 산소 함유 가스 분위기에서 산소에 의한 산화로부터 상기 전기 도전성 구조로 된 소자를 상기 막이 보호하기 위해 산소의 침투를 방지할 수 있는 막이 금속 배선 구조체와 같은 전기 도전성 구조로 된 소자의 상부 또는 유전막의 하부에서 피복되도록 배치되는 것이 제1의 본 발명에서 필수적이다.
상기 반도체장치에서, 상기 유전막은 강유전성 막을 포함하면 양호하다.
또한, 상기 반도체장치에서, 상기 강유전성 막은 강유전성 커패시터로 이루어지면 양호하다.
또한, 상기 반도체장치에서, 상기 유전막은 유전상수가 높은 고 유전막을 포함하면 양호하다.
또한, 상기 반도체장치에서, 상기 고 유전막은 고 유전성 커패시터로 이루어지면 양호하다.
또한, 상기 반도체 장치에서, 상기 막은 산화방지막을 포함하면 양호하다.
또한, 상기 반도체 장치에서, 상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치되면 양호하다.
또한, 상기 반도체장치에서, 상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의 상부 표면 및 측벽과 접하는 상태로 배치되면 양호하다.
즉, 본 발명에 대해서 산소의 침투를 방지할 수 있는 막이 고 유전막 또는 강유전성 막의 성질을 개선하기 위해 산소 함유 가스 분위기에서 실행된 산소 열처리 중에 산소 함유 가스 분위기에서의 산소에 의한 산화로부터 상기 막이 금속배선을 보호하기 위해 고 유전막 또는 강유전성 막을 갖는 커패시터의 하부 전극의 하부, 및 금속 배선 구조체의 상부에 배치되는 것이 필수적이다.
제2의 본 발명은 적어도 하나의 다층 금속배선 구조체, 상기 다층 금속배선 구조체상에 배치된 적어도 하나의 커패시터, 및 상기 커패시터로부터 상기 다층 금속배선 구조체를 분리하기 위해 상기 다층 금속배선 구조체의 상부 및 상기 커패시터의 하부에 배치된 층간절연체를 포함하는 반도체장치에서, 산소의 침투를 방지하는 적어도 하나의 산화방지막은 상기 층간절연체에 제공되어 상기 산화방지막이 커패시터의 하부에서 상기 다층 금속배선 구조체를 피복하는 반도체장치를 제공한다.
상기 반도체장치에서, 상기 커패시터는 강유전성 막을 갖는 강유전성 커패시터를 포함하면 양호하다.
또한, 상기 반도체장치에서, 상기 커패시터는 유전상수가 높은 고 유전막을 포함하면 양호하다.
또한, 상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치되면 양호하다.
또한, 상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의 상부 표면 및 측벽과 접하는 상태로 배치되면 양호하다.
제3의 본 발명은 적어도 하나의 전기 도전성 구조로 된 소자를 형성하는 단계와, 상기 전기 도전성 구조로 된 소자의 상부에, 산소의 침투를 방지하면서 상기 전기 도전성 구조로 된 소자를 피복하는 적어도 하나의 막을 포함하는 층간 절연체를 형성하는 단계와, 상기 층간 절연체의 상부에 배치된 적어도 하나의 유전막을 형성하는 단계와, 산소를 함유하는 가스 분위기에서 열처리를 실행하는 단계를 포함하는 반도체장치 제조방법을 제공한다.
상기 반도체장치 제조방법에 있어서, 상기 유전막은 강유전성 막을 포함하면 양호하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 강유전성 막은 강유전성 커패시터로 이루어지면 양호하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 유전막은 유전상수가 높은 고 유전막을 포함하면 바람직하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 고유전막은 고 유전성 커패시터로 이루어지면 양호하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 막은 산화방지막을 포함하면 양호하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조의 적어도 하나의 상층 배선상에 배치되면 양호하다.
또한, 상기 반도체장치 제조방법에 있어서, 상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층배선의 상부 표면 및 측벽에 접하는 상태로 배치되면 양호하다.
제3의 본 발명은 적어도 하나의 다층 금속배선 구조체를 형성하는 단계와, 상기 다층 금속배선 구조체의 상부에, 산소의 침투를 방지하면서 상기 다층 금속배선 구조체를 피복하는 적어도 하나의 산화방지막을 포함하는 층간 절연체를 형성하는 단계와, 상기 다층 금속배선 구조체상에 배치된 적어도 하나의 커패시터를 형성하는 단계와, 산소를 함유하는 가스 분위기에서 열처리를 실행하는 단계를 포함하는 반도체장치 제조방법을 제공한다.
상기 반도체장치 제조방법에 있어서, 상기 커패시터는 강유전성 막을 포함하는 강유전성 커패시터를 포함하면 양호하다.
상기 반도체장치 제조방법에 있어서, 상기 커패시터는 유전상수가 높은 고 유전막을 포함하면 양호하다.
상기 반도체장치 제조방법에 있어서, 상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치되면 양호하다.
상기 반도체장치 제조방법에 있어서, 상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의 상부 표면 및 측벽과 접하는 상태로 배치되면 양호하다.
본 발명에 관한 전술한 목적, 다른 목적, 특징 및 효과는 이하의 설명으로부터 명백해질 것이다.
도 1은 용량 소자를 갖는 종래의 반도체장치의 단면도이다.
도 2는 본 발명에 따른 제1 실시예에서의 용량 소자의 하부에 있는 다층 배선구조 및 용량 소자를 구비한 신규의 반도체 장치를 도시하는 단면도.
도 3의 a내지 n은 본 발명에 따른 제1 실시예에서 제1의 신규의 제조방법과 관련된 순차적인 단계에서 제1의 신규의 반도체 장치를 도시하는 단면도.
도 4는 본 발명에 따른 제2 실시예에서 용량 소자의 하부에 있는 다층 배선구조 및 용량 소자를 구비한 제2의 신규의 반도체장치를 도시하는 단면도.
도 5의 a 내지 k는 본 발명에 따른 제2 실시예에서 제2의 신규의 제조방법과 관련된 순차적인 단계에서 제2의 신규의 반도체장치를 도시하는 단면도.
제1의 실시예
본 발명에 따른 제1의 실시예는 첨부된 도면을 참조하여 상세히 기술될 것이다. 도 2는 본 발명에 따른 제1 실시예에서의 용량 소자의 하부에 있는 다층 배선구조 및 용량 소자를 구비한 신규의 반도체 장치를 도시하는 단면도이다.
필드 산화막(2)은 실리콘 기판(1)의 표면상에 선택적으로 제공된다. 게이트 산화막(3)은 실리콘 기판(1)의 장치 형성영역상에 제공된다. 게이트 전극(5)은 게이트 산화막(3)상에 제공된다. 측벽 산화막은 게이트 전극(5) 각각의 측벽상에 제공된다. 게이트 전극 및 측벽 산화막에 대해 셀프-얼라인이 된 확산영역(8)은 실리콘 기판(1)의 장치 형성영역에 제공된다. 제1 층의 층간절연체(9)는 게이트 전극(5) 및 측벽 산화막(7)상에 뿐만 아니라 확산영역(8) 및 필드 산화막(2)상에 전면적으로 제공된다. 제1 층의 층간절연체(9)는 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 적층된 보론-인 규산염 유리를 포함할 수 있다. 제 1층의 비아 홀로서의 비아 홀은 제1 층의 층간절연체(9)에 형성되어 비아 홀은 확산영역(8)에 도달한다. 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀 내에 제공된다. 제 1층의 배선(12)은 제1 층의 층간절연체(9)의 상부 표면상에서 확장하여 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)와 직접 접하고 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다. 제2층의 층간절연체(13)는 제2층의 층간절연체(13)의 상부 표면상에 그리고 또한 제 1층의 배선(12)상에 전면적으로 제공되어 제 1층의 배선(12)은 제2층의 층간절연체(13) 내에 완전히 매입된다. 제 2층의 비아 홀은 제2층의 층간절연체(13)에 형성되어 제 2층의 비아 홀은 제 1층의 배선(12)의 상부 표면에 도달한다. 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀에 제공된다. 제 2층의 배선(15)은 제2층의 층간절연체(13)의 상부 표면상에 확장하여 제 2층의 배선(15)은 제 2층의 텅스텐 콘택트 플러그(14)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12) 및 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
제 3층의 층간절연체(16)는 제 2층의 배선(15) 및 제2층의 층간절연체(13)의 상부 표면상에 전면적으로 제공되고 제 2층의 배선(15)은 제 3층의 층간절연체(16) 내에서 함께 완전히 매입된다. 제 3층의 층간절연체(16)의 상부 표면의 상부에 확장하는 산화방지막(17)이 전면적으로 제공되고 제 2층의 배선(15)은 산화방지막(17)에 의해 완전히 피복된다. 산화방지막(17)은 산소가 산화방지막(17)으로 침투하고 제 2층의 배선(15)에 도달하는 하는 것을 방지할 수 있다. 산화방지막(17)은 질화실리콘막(Si3N4) 또는 산화-질화 실리콘막(SiON)을 포함한다. 실리콘 디옥사이드로 이루어진 박막의 박막의 층간절연체(18)가 산화방지막(17)의 상부 표면상에 전면적으로 또한 제공된다. 박막의 층간절연체(18), 산화방지막(17) 및 제3층의 층간절연체(16)를 관통하는 제 3층의 비아 홀이 형성되어 제 3층의 비아 홀은 제 2층의 배선(15)의 상부 표면에 도달한다. 제 3층의 텅스텐 플러그(19)는 상기 제 3층의 비아 홀에 형성된다. 티타늄과 플라티늄막의 적층체를 포함하는 하부 전극막(20)은 강자성 커패시터용으로 박막의 층간절연체(18)의 상부 표면상에 제공된다. 피젯트티로 이루어진 강유전막은 하부 전극막(20)의 상부 표면상에 제공된다. 이리듐 디옥사이드막 및 이리듐막으로 이루어진 적층체를 포함하는 상부 전극막(22)은 강유전성 막(21)상에 제공된다. 오존-TEOS(O3TEOS)로 이루어진 상층 층간절연체(23)가 제공되어 상층 층간절연체(23)는 박막의 층간절연체(18)의 상부에 그리고 또한 강유전성 커패시터의 상부에 확장하고, 상기 강유전성 커패시터는 상층 층간절연체(23)에서 함께 완전히 매입된다. 개구는 상층 층간절연체(23)에 형성되며 강유전성 커패시터의 상부에 위치된다. 금속 플레이트선(24)이 형성되고 상기 금속 플레이트선(24)은 강유전성 커패시터의 상부 전극과 직접 접하는 상태가 된다.
도 3의 a 내지 n은 본 발명에 따른 제1의 실시예에서 제1의 신규의 제조방법과 관련된 순차적인 단계에서 제1의 신규의 반도체장치를 도시하는 단면도이다.
도 3의 a에서 필드 산화막(2)은 실리콘을 국부적으로 산화하여 실리콘 기판(1)의 표면상에 선택적으로 형성되고 그에 따라 필드 산화막에 의해 정의된 장치 형성영역을 정의한다. 게이트 산화막(3)은 그 후 실리콘 기판(1)의 장치 형성영역의 상부에 형성된다.
도 3의 b에 있어서, 다결정 실리콘막과 텅스텐 실리사이드막의 적층체를 포함하는 게이트 적층막(4)은 필드 산화막(2) 및 게이트 산화막(3)의 상부에 전면적으로 적층된다.
도 3의 c에 있어서, 포토레지스트막은 게이트 적층막(4)상에 도포된다. 포토레지스트막은 노광 및 순차적인 노광이 실행되어 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 게이트 적층막(4)을 선택적으로 에칭하기 위해 이방성 에칭으로서 플라즈마 에칭을 실행하기 위해 마스크로 사용되어 게이트 전극(5)을 형성한다. 인의 이온주입이 실행되어 게이트 전극(5)을 마스크로 사용하여 장치 형성영역으로 인을 도입하고, 셀프-얼러인된 확산영역(6)이 그 후 실리콘 기판(1)의 장치 형성영역에 형성된다. 상기에서 사용된 포토레지스트 패턴은 제거된다.
도 3의 d에 있어서, 화학적 기상증착법이 실행되어 고온 산화의 실리콘 산화막을 전면적으로 적층하여 실리콘 산화막은 확산영역(6), 필드 산화막(2) 및 게이트 전극(5)의 표면을 피복한다. 실리콘 산화막은 그 후 등방성 에치 백 처리가 실행되어 실리콘 산화막은 게이트 전극(5)의 측벽상에만 잔존하고, 측벽 산화막(7)은 게이트 전극의 측벽상에 형성된다. 따라서, 비소의 이온 주입이 또한 실행되어 게이트 전극(5) 및 측벽 산화막(7)을 마스크로 사용하여 높은 불순물 농도에서 확산영역(8)으로 비소를 주입하여 측벽 산화막(7)에 셀프-얼라인된 약하게 도핑된 드레인 구조를 형성한다.
도 3의 e에 있어서, 제1 층의 층간절연체(9)는 게이트 전극(5) 및 측벽 산화막(7)의 상부 뿐만 아니라 확산영역(8)과 필드 산화막(2)의 상부에도 전면적으로형성된다. 제1 층의 층간절연체(9)는 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 적층된 보론-인 규산염 유리막을 포함할 수 있다. 제 1층의 비아 홀로서의 비아 홀은 제1 층의 층간절연체(9)에 형성되어 상기 비아 홀은 확산영역(8)에 도달한다. 텅스텐막(10)은 텅스텐막(10)이 제1 층의 층간절연체(9)의 상부에 확장하고 비아 홀을 완전히 매입하도록 전면적으로 적층된다.
도 3의 f에 있어서, 텅스텐막(10)은 그 후 에치 백 처리를 받아 제1 층의 층간절연체(9)의 상부 표면의 상부의 텅스텐막(10)을 제거하여 텅스텐막(10)은 비아 홀 내에만 잔존하게 되고, 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀내에 형성된다.
도 3의 g에 있어서, 티타늄막은 제1 층의 층간절연체(9)의 상부의 표면 및 제 1층의 텅스텐 콘택트 플러그(11)의 상부의 위에 스퍼터링법에 의해 전면적으로 적층된다. 질화 티타늄막은 스퍼터링법에 의해 티타늄막상에 전면적으로 또한 적층된다. 또한, AlSiCu막은 상기 질화 티타늄막상에 전면적으로 적층된다. 또한 질화 티타늄막은 상기 AlSiCu막상에 전면적으로 적층되고 그에 따라 티타늄막, 질화 티타늄막, 상기 AlSiCu막, 및 제1 층의 층간절연체(9)의 상부 표면 및 제 1층의 텅스텐 콘택트 플러그(11)의 상부의 위의 질화 티타늄막을 포함하는 적층체를 형성한다. 포토레지스트막이 그 후 질화 티타늄막상에 도포된다. 상기 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 상기 적층체상에 포토레지스트 패턴을 형성한다. 마스크로서 포토레지스트 패턴을 사용하여 이방성 에칭이 실행되어 적층구조체를 패터닝하고, 제1 층의 층간절연체(9)의 상부 표면상에 확장하는 제 1층의배선(12)이 형성되어 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
도 3의 h에 있어서, 제2층의 층간절연체(13)는 제2층의 층간절연체(13)의 상부 표면 및 제 1층의 배선(12)의 상부에 전면적으로 형성되어 제 1층의 배선(12)은 제2층의 층간절연체(13) 내에 완전히 매입된다. 제 2층의 비아 홀은 제2층의 층간절연체(13)에 형성되어 제 2층의 비아 홀은 제 1층의 배선(12)의 상부 표면에 도달한다. 텅스텐막(14)이 전면상에 적층되어 텅스텐막(14)은 비아 홀을 완전히 매입하면서 제2층의 층간절연체(13)의 상부에 확장한다. 텅스텐막(14)은 그 후 에치 백 처리를 받아 제2층의 층간절연체(13)의 상부 표면상의 텅스텐막(14)을 제거하여 텅스텐막(14)은 비아 홀의 내부에만 잔존하고, 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀에 형성된다. 티타늄막은 제2층의 층간절연체(13)의 상부 표면 및 제 2층의 텅스텐 콘택트 플러그(14)의 상부의 위에 스퍼터링법에 의해 전면적으로 적층된다. 질화 티타늄막은 스퍼터링법에 의해 티타늄막상에 전면적으로 적층된다. AlSiCu막은 또한 질화 티타늄막상에 전면적으로 적층된다. 또한, 질화 티타늄막은 상기 AlSiCu막상에 전면적으로 적층되고 그에 따라 티타늄막, 질화 티타늄막, AlSiCu막, 및 제2층의 층간절연체(13)의 상부 표면 및 제 2층의 텅스텐 콘택트 플러그(14)의 상부의 위에 있는 질화 티타늄을 포함하는 적층체를 형성한다. 포토레지스트막은 그 후 질화 티타늄막상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 포토 레지스트 패턴을 적층 구조체상에 형성한다. 이방성 에칭이 포토레지스트 패턴을 마스크로 사용하여 실행되어 적층 구조체를 패터닝하고, 제2층의 층간절연체(13)의 상부 표면상에 확장하는 제 2층의 배선(15)이 형성되어 제 2층의 배선(15)은 제 2층의 텅스텐 콘택트 플러그(14)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12) 및 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
도 3의 i에 있어서, 제 3층의 층간절연체(16)는 플라즈마 인핸스먼트형 화학적 기상 적층법에 의해 제2층의 층간절연체(13) 및 제 2층의 배선(15)의 상부 표면상에 전면적으로 적층되고, 제 2층의 배선(15)은 제 3층의 층간절연체(16) 내 에서 함께 완전히 매입된다. 이허서, 트랜지스터의 성능 및 특성을 안정화시키기 위해 수소 어닐링이 400℃의 온도에서 5 내지 30분 동안 수소와 질소의 혼합가스 분위기에서 실행된다.
도 3의 j에 있어서, 제 3층의 층간절연체(16)의 상부 표면상에서 확장하는 산화방지막(17)이 전면적으로 형성되고 제 2층의 배선(15)은 산화방지막(17)에 의해 완전히 피복된다. 산화방지막(17)은 산소가 산화방지막(17)으로 침투하고 제 2층의 배선(15)에 도달하는 것을 방지할 수 있다. 산화방지막(17)은 질화 실리콘막(Si3N4) 또는 산화-질화 실리콘막(SiON)을 포함할 수 있다. 산화방지막(17)은 플라즈마 인핸스먼트형 화학적 기상증착법 또는 스퍼터링법에 의해 형성될 수 있다. 실리콘 디옥사이드로 이루어진 박막의 층간절연체(18)는 또한 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 산화방지막(17)의 상부 표면상에 전면적으로 적층된다.
도 3의 k에 있어서, 박막의 층간절연체(18), 산화방지막(17) 및 제 3층의 층간절연체(16)를 관통하는 제 3층의 비아 홀이 형성되어 제 3층의 비아 홀은 제 2층의 배선(15)의 상부 표면에 도달한다. 텅스텐막은 그 후 화학적 기상증착법에 의해 전면적으로 적층되어 텅스텐막은 제 3층의 비아 홀을 완전히 매입하면서 박막 층간절연체(18)의 상부 표면상에 확장한다. 상기 텅스텐막은 그 후 에치백 처리를 받아 박막의 층간절연체(18)의 상부 표면상의 텅스텐막이 제거되고 상기 텅스텐막은 제 3층의 비아 홀내에만 잔존하고 제 3층의 텅스텐 플러그(19)는 제 3층의 비아 홀에서 형성된다.
도 3의 l에 있어서, 타타늄막은 박막의 층간절연체(18)의 상부 표면 및 제 3층의 텅스텐 플러그(19)의 상부의 위에서 스퍼터링법에 의해 전면적으로 적층된다. 플라티늄막은 상기 티타늄막의 상부 표면 상에 스퍼터링법에 의해 전면적으로 적층되고, 티타늄 및 플라티늄막의 적층체를 포함하는 하부 전극막(20)은 강자성 커패시터용으로서 박막의 층간절연체(18)의 상부 표면상에 형성된다. PZT(Pb(Ti, Zr)O3)으로 이루어진 강유전성 막(21)은 금속 유기화학 기상 적층법에 의해 하부 전극막(20)의 상부 표면상에 형성된다. 이어서, 강유전성 막(21)의 성질을 개선하기 위해 30분 동안 400 내지 450℃ 범위의 온도로 산소를 함유하는 가스 분위기에서 산소 어닐링이 실행된다. 산소가 산화방지막(17)으로 침투하는 것이 방지되어 산소는 제 2층의 배선(15)에 도달하지 않는다. 산소가 제 2층의 배선(15)상에 나타나지 않는다. 즉, 제 2층의 배선(15)은 강유전성 막(21)의 성질을 개선하기 위한 산소 어닐링 중에 산화방지막(17)에 의한 산화로부터 보호가 된다. 이어서, 이리듐 디옥사이드 막(IrO2)이 스퍼터링법에 의해 강유전성 막(21)의 상부 표면상에 적층된다. 또한, 이리듐막(Ir)이 스퍼터링법에 의해 상기 이리듐 디옥사이드 막(IrO2)의 상부 표면상에 적층되고, 상기 이리듐 디옥사이드 막(IrO2) 및 이리듐막(Ir)의 적층체를 포함하는 상부 전극막(22)은 강유전성 막(21)상에 형성된다.
도 3의 m에 있어서, 포토레지스트막이 상부 전극막(22)상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 상부 전극막(22)상에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴이 마스크로 사용되어 하부 전극막(20), 강유전성 막(21) 및 상부 전극막(22)의 적층 구조체를 패터닝하기 위해 이방성 에칭을 실행하고, 강유전성 커패시터는 박막 층간절연체(18)상에 형성된다. 그 결과, 강유전성 커퍼시터의 하부전극(20)은 제 3층의 텅스텐 플러그(19), 제 2층의 배선(15), 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12), 제 1층의 텅스텐 콘택트 플러그(11)를 통해 트랜지스터의확산영역(8)까지 전기적으로 접속된다. 상부 전극막(22), 강유전성 막(21), 하부 전극막(20)은 그 후 일괄적인 이방성 에칭공정에 의해 패터닝 되는 것이 가능하다. 또한, 강유전성 막(21) 및 하부 전극막(20)이 두번째의 이방성 에칭공정에 의해 패터닝 되기 이전에 상부 전극막(22)이 첫번째의 이방성 에칭공정에 의해 패터닝되는 것이 가능한다. 이어서, 30분 동안 400 내지 450℃의 범위내의 온도로 산소를 함유하는 분위기에서 열처리가 실행된다.
도 3의 n에 있어서, 오존-TEOS(O3TEOS)의 상층 층간절연체(23)는 화학적 기상증착법에 의해 전면적으로 적층되어 상층 층간절연체(23)는 박막의 층간절연체(18)의 상부에 그리고 또한 강유전성 커패시터의 상부에 확장하고, 강유전성 커패시터는 상층 층간절연체(23)내에서 함께 완전히 매입된다. 개구는 상층 층간절연체(23)에서 형성되어 강유전성 커패시터의 상부에 위치되어 강유전성 커패시터의 상부전극(22)의 상부 표면의 일부분은 그 후 상층 층간절연체(23)에서의 개구를 통해 나타나게 된다. 이리듐 디옥사이드막(IrO2)은 상층 층간절연체(23)의 상부 표면, 상기 개구의 측벽 및 강유전성 커패시터의 상부전극(22)의 나타난 상부 일부분의 상부에 스퍼터링법에 의해 전면적으로 적층된다. 또한, 이리듐막(Ir)은 스퍼터링법에 의해 이리듐 디옥사이드막(IrO2)의 상부 표면상에 적층되고, 그에 따라 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층은 상층 층간절연체(23)의 상부 표면, 상기 개구의 측벽 및 상기 강유전성 커패시터의 상부전극(22)의 나타난 상부 일부분의 상부에 형성된다. 포토레지스트막은 그 후 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 상층 층간절연체(23)상에 포토레지스트 패턴를 형성한다. 포토레지스트막이 그 후 마스크로사용되어 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층을 패터닝하기 위한 이방성 에칭 공정을 실행하고, 금속 플레이트선(24)이 형성되고, 금속 플레이트선(24)은 강유전성 커패시터의 상부 전극과 직접 접한 상태가 된다. 금속 플레이트선(24)의 각각은 질화 티타늄막과 알루미늄막의 적층체를 또한 포함할 수 있다. 금속 플레이트선(24)의 각각은 또한 알루미늄막 또는 구리 막을 포함할 수 있다. 이어서, 30분 동안 400 내지 450℃의 범위내의 온도로 질소를 함유하는 분위기에서 열처리가 실행된다. 또한, 피복막으로서의 설명되지 않은 질화 실리콘막은 그 후 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 전면상에 형성된다.
본 발명에 따르면, 중요한 점은 산소를 함유하는 가스 분위기에서 실행된 산소 열처리 중에 산소를 함유하는 가스 분위기에서 산소에 의한 산화로부터 상층 금속배선을 산화방지막이 보호하도록 하기 위해서 강유전성 커패시터의 하부 전극의 하부, 및 상층 금속 배선의 상부에 산화방지막이 형성될 수 있다는 것이다.
예컨대, 산화방지막이 다층 배선구조체의 상부의 층간 절연체의 상부에 형성되며 강유전성 커패시터의 하부전극이 산화방지막의 상부 표면상에 형성되는 것이 가능한다.
따라서, 본 발명에 있어서는 산소의 침투를 방지할 수 있는 막이 산소를 함유하는 가스 분위기에서 실행된 산소 열처리 중에 산소를 함유하는 가스 분위기에서 산소에 의한 산화로부터 산화방지막이 상층 금속배선을 보호하도록 하기 위해강유전성 커패시터의 하부 전극의 하부 및 다층 배선구조와 같은 금속배선 구조체의 상부에 배치되는 것이 필수적이다.
전술한 실시예에 따르면, 다층 배선 구조는 2층으로 되어 있음에도 불구하고 3층 이상의 다층 배선구조도 강유전성 커패시터의 하부 전극의 하부 및 다층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다. 또한, 단일한 층으로 된 배선 구조도 또한 강유전성 커패시터의 하부 전극의 하부 및 단층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다.
전술한 실시예에 따르면, 본 발명이 적용되는 반도체장치는 강유전성 커패시터를 갖는 반도체 장치이다. 그럼에도 불구하고, 본 발명은 유전상수가 높은 고 유전체를 갖는 유전성 커패시터를 갖는 반도체 장치에 또한 적용될 수 있다. 다이나믹 램 장치는 본 발명이 적용될 수 있는 반도체 장치의 한 종류이다.
따라서, 본 발명에 있어서는 산소의 침투를 방지할 수 있는 막이 고 유전막 또는 강유전막의 성질을 개선하기 위해 산소를 함유하는 가스 분위기에서 실행된 산소 열처리 중에 산소 함유 가스 분위기에서 산소에 의한 산화로부터 상기 막이 금속배선 구조체를 보호하도록 하기 위해 고 유전막 또는 강유전성막 중의 어느 하나를 갖는 커패시터의 하부 전극의 하부, 및 금속 배선 구조체의 상부에 배치되는 것이 필수적이다.
제2의 실시예
본 발명에 따른 제2의 실시예는 첨부된 도면을 참조하여 상세히 기술될 것이다. 도 4는 본 발명에 따른 제2의 실시예에서의 용량 소자의 하부에 있는 다층 배선구조 및 용량 소자를 구비한 제2의 신규의 반도체 장치를 도시하는 단면도이다.
필드 산화막(2)은 실리콘 기판(1)의 표면상에 선택적으로 제공된다. 게이트 산화막(3)은 실리콘 기판(1)의 장치 형성영역상에 제공된다. 게이트 전극(5)은 게이트 산화막(3)상에 제공된다. 측벽 산화막은 게이트 전극(5) 각각의 측벽상에 제공된다. 게이트 전극 및 측벽 산화막에 대해 셀프-얼라인이 된 확산영역(8)은 실리콘 기판(1)의 장치 형성영역에 제공된다. 제1 층의 층간절연체(9)는 게이트 전극(5) 및 측벽 산화막(7)상에서 뿐만 아니라 확산영역(8) 및 필드 산화막(2)상에서 전면적으로 제공된다. 제1 층의 층간절연체(9)는 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 적층된 보론-인 규산염 유리를 포함할 수 있다. 제 1층의 비아 홀로서의 비아 홀은 제1 층의 층간절연체(9)에 형성되어 비아 홀은 확산영역(8)에 도달한다. 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀 내에 제공된다. 제 1층의 배선(12)은 제1 층의 층간절연체(9)의 상부 표면상에서 확장하여 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)와 직접 접하고 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다. 제2층의 층간절연체(13)는 제2층의 층간절연체(13)의 상부 표면상에 그리고 또한 제 1층의 배선(12)상에 전면적으로 제공되어 제 1층의 배선(12)은 제2층의 층간절연체(13) 내에 완전히 매입된다. 제 2층의 비아 홀은 제2층의 층간절연체(13)에 형성되어 제 2층의 비아 홀은 제 1층의 배선(12)의 상부 표면에 도달한다. 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀 내에 제공된다. 제 2층의 배선(15)은 제2층의 층간절연체(13)의 상부표면상에 확장하여 제 2층의 배선(15)은 제 2층의 텅스텐 콘택트 플러그(14)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12) 및 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
제 2층의 배선(15) 및 제2층의 층간절연체(13)의 상부 표면상에서 확장하는 산화방지막(25)이 전면적으로 제공되고 제 2층의 배선(15)은 제 3층의 층간절연체(16) 내에서 함께 완전히 피복된다. 산화방지막(25)은 산소가 산화방지막(25)을 관통하여 제 2층의 배선(15)에 도달하는 것을 방지할 수 있다. 상기 이심오막은 질화 실리콘막(Si3N4) 또는 산화-질화 실리콘막(SiON)을 포함할 수 있다. 산화방지막(25)은 플라즈마 인핸스먼트형 화학적 기상증착법 또는 스퍼터링법에 의해 형성될 수 있다. 제 3층의 층간절연체(26)는 산화방지막(25)상에 전면적으로 제공된다. 이심육체 및 산화방지막(25)을 관통하는 제 3층의 비아 홀이 형성되어 제 3층의 비아 홀은 제 2층의 배선(15)의 상부 표면에 도달한다. 제 3층의 텅스텐 플러그(27)는 상기 제 3층의 비아 홀에 형성된다. 티타늄과 플라티늄막의 적층체를 포함하는 하부전극막(28)은 강자성 커패시터용으로 제 3층의 층간절연체(26)의 상부 표면상에 제공된다. 피젯트티로 이루어진 강유전막(29)은 하부전극막(28)의 상부 표면상에 제공된다. 이리듐 디옥사이드막(IrO2) 및 이리듐막(Ir)으로 이루어진 적층체를 포함하는 상부 전극막(30)은 강유전성 막(29)상에 제공된다. 오존-TEOS(O3TEOS)로 이루어진 층간 절연체(31)가 제공되어 층간 절연체(31)는 제 3층의층간절연체(16)의 상부에 그리고 또한 강유전성 커패시터의 상부에서 확장하고, 상기 강유전성 커패시터는 층간 절연체(31)에서 함께 완전히 매입된다. 개구는 층간 절연체(31)에 형성되며 강유전성 커패시터의 상부 전극(30)의 상부 표면의 일부분이 그 후 층간 절연체(31)에서의 개구를 통해 나타나게 된다. 금속 플레이트선(32)이 제공되고 상기 금속 플레이트선(32)은 강유전성 커패시터의 상부 전극과 직접 접하는 상태가 된다. 금속 플레이트선(32) 각각은 또한 질화 티타늄과 알루미늄막의 적층체를 포함할 수 있다. 금속 플레이트선(32) 각각은 알루미늄막 또는 구리막을 또한 포함할 수 있다.
도 5의 a 내지 k는 본 발명에 따른 제2의 실시예에서 제2의 신규의 제조방법과 관련된 순차적인 단계에서 제2의 신규의 반도체장치를 도시하는 단면도이다.
도 5의 a에서 필드 산화막(2)은 실리콘을 국부적으로 산화하여 실리콘 기판(1)의 표면상에서 선택적으로 형성되고 그에 따라 필드 산화막에 의해 정의된 장치 형성영역을 정의한다. 게이트 산화막(3)은 그 후 실리콘 기판(1)의 장치 형성영역의 상부에 형성된다.
도 5의 b에 있어서, 다결정 실리콘막과 텅스텐 실리사이드막의 적층체를 포함하는 게이트 적층막(4)은 필드 산화막(2) 및 게이트 산화막(3)의 상부에 전면적으로 적층된다.
도 5의 c에 있어서, 포토레지스트막은 게이트 적층막(4)상에 도포된다. 포토레지스트막은 노광 및 순차적인 노광이 실행되어 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 게이트 적층막(4)을 선택적으로 에칭하기 위해 이방성에칭으로서의 플라즈마 에칭을 실행하기 위해 마스크로 사용되어 게이트 전극(5)을 형성한다. 인의 이온주입이 실행되어 게이트 전극(5)을 마스크로 사용하여 장치 형성영역으로 인을 도입하고, 셀프-얼러인된 확산영역(6)이 그 후 실리콘 기판(1)의 장치 형성영역에 형성된다. 상기에서 사용된 포토레지스트 패턴은 제거된다.
도 5의 d에 있어서, 화학적 기상증착법이 실행되어 고온 산화의 실리콘 산화막을 전면적으로 적층하여 실리콘 산화막은 확산영역(6), 필드 산화막(2) 및 게이트 전극(5)의 표면을 피복한다. 실리콘 산화막은 그 후 등방성 에치 백 처리가 실행되어 실리콘 산화막은 게이트 전극(5)의 측벽상에만 잔존하고, 측벽 산화막(7)은 게이트 전극의 측벽상에 형성된다. 따라서, 비소의 이온 주입이 또한 실행되어 게이트 전극(5) 및 측벽 산화막(7)을 마스크로 사용하여 높은 불순물 농도에서 확산영역(8)으로 비소를 주입하여 측벽 산화막(7)에 셀프-얼라인 된 약하게 도핑된 드레인 구조를 형성한다.
도 5의 e에 있어서, 제1 층의 층간절연체(9)는 게이트 전극(5) 및 측벽 산화막(7)의 상부 뿐만 아니라 확산영역(8)과 필드 산화막(2)의 상부에도 전면적으로 형성된다. 제1 층의 층간절연체(9)는 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 적층된 보론-인 규산염 유리막을 포함할 수 있다. 제 1층의 비아 홀로서의 비아 홀은 제1 층의 층간절연체(9)에 형성되어 상기 비아 홀은 확산영역(8)에 도달한다. 텅스텐막(10)은 텅스텐막(10)이 제1 층의 층간절연체(9)의 상부에 확장하고 비아 홀을 완전히 매입하도록 전면적으로 적층된다.
도 5의 f에 있어서, 텅스텐막(10)은 그 후 에치 백 처리를 받아 제1 층의 층간절연체(9)의 상부 표면의 텅스텐막(10)을 제거하여 텅스텐막(10)은 비아 홀 내에만 잔존하게 되고, 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀내에 형성된다.
도 5의 g에 있어서, 티타늄막은 제1 층의 층간절연체(9)의 상부의 표면 및 제 1층의 텅스텐 콘택트 플러그(11)의 상부의 위에 스퍼터링법에 의해 전면적으로 적층된다. 질화 티타늄막은 스퍼터링법에 의해 티타늄막상에 전면적으로 또한 적층된다. 또한, AlSiCu막은 상기 질화 티타늄막상에 전면적으로 적층된다. 또한 질화 티타늄막은 상기 AlSiCu막상에 전면적으로 적층되고 그에 따라 티타늄막, 질화 티타늄막, 상기 AlSiCu막, 및 제1 층의 층간절연체(9)의 상부 표면 및 제 1층의 텅스텐 콘택트 플러그(11)의 상부의 위에 배치된 질화 티타늄막을 포함하는 적층체를 형성한다. 포토레지스트막이 그 후 질화 티타늄막상에 도포된다. 상기 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 상기 적층체상에 포토레지스트 패턴을 형성한다. 마스크로서 포토레지스트 패턴을 사용하여 이방성 에칭이 실행되어 적층구조체를 패터닝하고, 제1 층의 층간절연체(9)의 상부 표면상에 확장하는 제 1층의 배선(12)이 형성되어 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
도 5의 h에 있어서, 제2층의 층간절연체(13)는 제2층의 층간절연체(13)의 상부 표면상에 그리고 또한 제 1층의 배선(12)상에 전면적으로 형성되어 제 1층의 배선(12)은 제2층의 층간절연체(13) 내에 완전히 매입된다. 제 2층의 비아 홀은 제2층의 층간절연체(13)에 형성되어 제 2층의 비아 홀은 제 1층의 배선(12)의 상부 표면에 도달한다. 텅스텐막(14)이 전면상에 적층되어 텅스텐막(14)은 비아 홀을 완전히 매입하면서 제2층의 층간절연체(13) 상부에 확장한다. 텅스텐막(14)은 그 후 에치 백 처리를 받아 제2층의 층간절연체(13) 상부 표면상의 텅스텐막(14)을 제거하여 텅스텐막(14)은 비아 홀의 내부에만 잔존하고, 제 1층의 텅스텐 콘택트 플러그(11)는 제1 층의 층간절연체(9)에서의 비아 홀 내에 형성된다. 티타늄막은 제2층의 층간절연체(13)의 상부 표면상에서 그리고 제 2층의 텅스텐 콘택트 플러그(14)의 상부에서 스퍼터링법에 의해 전면적으로 적층된다. 질화 티타늄막은 스퍼터링법에 의해 티타늄막상에 전면적으로 적층된다. AlSiCu막은 또한 질화 티타늄막상에 전면적으로 적층된다. 또한, 질화 티타늄막은 상기 AlSiCu막상에 전면적으로 적층되고 그에 따라 티타늄막, 질화 티타늄막, AlSiCu막, 및 제2층의 층간절연체(13)의 상부 표면 및 제 2층의 텅스텐 콘택트 플러그(14)의 상부의 위에 배치된 질화 티타늄을 포함하는 적층체를 형성한다. 포토레지스트막은 그 후 질화 티타늄막상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 포토 레지스트 패턴을 적층 구조체상에 형성한다. 이방성 에칭이 포토레지스트 패턴을 마스크로 사용하여 실행되어 적층 구조체를 패터닝하고, 제2층의 층간절연체(13)의 상부 표면상에 확장하는 제 2층의 배선(15)이 형성되어 제 2층의 배선(15)은 제 2층의 텅스텐 콘택트 플러그(14)와 직접 접하는 상태가 되고, 제 1층의 배선(12)은 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12) 및 제 1층의 텅스텐 콘택트 플러그(11)를 통해 확산영역(8)까지 전기적으로 접속된다.
도 5의 i에 있어서, 제 2층의 배선(15) 및 제2층의 층간절연체(13)의 상부 표면상에서 확장하는 산화방지막(25)이 전면적으로 제공되고 제 2층의 배선(15)은 제 3층의 층간절연체(16) 내에서 함께 완전히 피복된다. 산화방지막(25)은 산소가 산화방지막(25)을 관통하여 제 2층의 배선(15)에 도달하는 것을 방지할 수 있다. 상기 산화방지막(25)은 질화 실리콘막(Si3N4) 또는 산화-질화 실리콘막(SiON)을 포함할 수 있다. 산화방지막(25)은 플라즈마 인핸스먼트형 화학적 기상증착법 또는 스퍼터링법에 의해 형성될 수 있다. 제 3층의 층간절연체(26)는 산화방지막(25)상에 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 전면적으로 제공된다.
도 5의 j에 있어서, 제 3층의 층간절연체(26) 및 산화방지막(25)을 관통하는 제 3층의 비아 홀이 형성되어 제 3층의 비아 홀은 제 2층의 배선(15)의 상부 표면에 도달한다. 텅스텐막은 그 후 텅스텐막은 그 후 화학적 기상증착법에 의해 전면적으로 적층되어 텅스텐막은 제 3층의 비아 홀을 완전히 매입하면서 제 3층의 층간절연체(26)의 상부 표면상에 확장한다. 상기 텅스텐막은 그 후 에치백 처리를 받아 제 3층의 층간절연체(26)의 상부 표면상의 텅스텐막이 제거되고 상기 텅스텐막은 제 3층의 비아 홀내에만 잔존하고 제 3층의 텅스텐 플러그(27)는 제 3층의 비아 홀에서 형성된다. 타타늄막은 제 3층의 층간절연체(26)의 상부 표면 및 제 3층의 텅스텐 플러그(27)의 상부의 위에서 스퍼터링법에 의해 전면적으로 적층된다. 플라티늄막은 상기 티타늄막의 상부 표면 상에서 스퍼터링법에 의해 전면적으로 적층되고, 티타늄 및 플라티늄막의 적층체를 포함하는 하부전극막(28)은 강자성 커패시터용으로서 제 3층의 층간절연체(26)의 상부 표면상에 형성된다. PZT(Pb(Ti, Zr)O3)으로 이루어진 강유전성 막(29)은 금속 유기화학 기상 적층법에 의해 하부전극막(28)의 상부 표면상에 형성된다. 이어서, 강유전성 막(29)의 성질을 개선하기 위해 30분 동안 400 내지 450℃ 범위의 온도로 산소를 함유하는 가스 분위기에서 산소 어닐링이 실행된다. 산소가 산화방지막(25)으로 침투하는 것이 방지되어 산소는 제 2층의 배선(15)에 도달하지 않는다. 산소가 제 2층의 배선(15)상에 나타나지 않는다. 즉, 제 2층의 배선(15)은 강유전성 막(29)의 성질을 개선하기 위한 산소 어닐링 중에 산화방지막(25)에 의한 산화로부터 보호된다. 이어서, 이리듐 디옥사이드 막(IrO2)이 스퍼터링법에 의해 강유전성 막(29)의 상부 표면상에 적층된다. 또한, 이리듐막(Ir)이 스퍼터링법에 의해 상기 이리듐 디옥사이드 막(IrO2)의 상부 표면상에 적층되고, 상기 이리듐 디옥사이드 막(IrO2) 및 이리듐막(Ir)의 적층체를 포함하는 상부 전극막(30)은 강유전성 막(29)상에 형성된다.
도 5의 k에 있어서, 포토레지스트막이 상부 전극막(30)상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 상부 전극막(30)상에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴이 마스크로 사용되어 하부전극막(28), 강유전성 막(29) 및 상부 전극막(30)의 적층 구조체를 패터닝하기 위해 이방성 에칭을 실행하고, 강유전성 커패시터는 제 3층의 층간절연체(16)상에 형성된다. 그 결과, 강유전성 커퍼시터의 하부전극(28)은 제 3층의 텅스텐 플러그(19), 제 2층의 배선(15), 제 2층의 텅스텐 콘택트 플러그(14), 제 1층의 배선(12), 제 1층의 텅스텐 콘택트 플러그(11)를 통해 트랜지스터의 확산영역(8)까지 전기적으로 접속된다. 상부 전극막(30), 강유전성 막(29), 하부전극막(28)은 그 후 일괄적인 이방성 에칭공정에 의해 패터닝 되는 것이 가능하다. 또한, 강유전성 막(29) 및 하부전극막(28)이 두번째의 이방성 에칭공정에 의해 패터닝 되기 이전에 상부 전극막(30)이 첫번째의 이방성 에칭공정에 의해 패터닝되는 것이 가능한다. 이어서, 30분 동안 400 내지 450℃의 범위내의 온도로 산소를 함유하는 분위기에서 열처리가 실행된다. 오존-TEOS(O3TEOS)의 층간 절연체(31)는 화학적 기상증착법에 의해 전면적으로 적층되어 층간 절연체(31)는 제 3층의 층간절연체(16)의 상부에 그리고 또한 강유전성 커패시터의 상부에 확장하고, 강유전성 커패시터는 층간 절연체(31)내에서 함께 완전히 매입된다. 개구는 층간 절연체(31)에서 형성되어 강유전성 커패시터의 상부에 위치되어 강유전성 커패시터의 상부 전극(30)의 상부 표면의 일부분은 그 후 층간 절연체(31)에서의 개구를 통해 나타나게 된다. 이리듐 디옥사이드막(IrO2)은 층간 절연체(31)의 상부 표면, 상기 개구의 측벽 및 강유전성 커패시터의 상부 전극(30)의 나타난 상부 일부분의 상부에서 스퍼터링법에 의해 전면적으로 적층된다. 또한, 이리듐막(Ir)은 스퍼터링법에 의해 이리듐 디옥사이드막(IrO2)의 상부 표면상에 적층되고, 그에 따라 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층은 층간 절연체(31)의 상부 표면, 상기 개구의 측벽 및 상기 강유전성 커패시터의 상부 전극(30)의 나타난 상부 일부분의 상부에 형성된다. 포토레지스트막은 그 후 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층상에 도포된다. 포토레지스트막은 그 후 노광 및 순차적인 현상 처리를 받아 층간 절연체(31)상에 포토레지스트 패턴를 형성한다. 포토레지스트막이 그 후 마스크로 사용되어 이리듐막(Ir) 및 이리듐 디옥사이드막(IrO2)의 적층체를 포함하는 금속 배선층을 패터닝하기 위한 이방성 에칭 공정을 실행하고, 금속 플레이트선(32)이 형성되고, 상기 금속 플레이트선(32)은 강유전성 커패시터의 상부 전극과 직접 접하는 상태가 된다. 금속 플레이트선(32)의 각각은 질화 티타늄막과 알루미늄막의 적층체를 또한 포함할 수 있다. 금속 플레이트선(32)의 각각은 또한 알루미늄막 또는 구리막을 포함할 수 있다. 이어서, 30분 동안 400 내지 450℃의 범위내의 온도로 질소 분위기에서 열처리가 실행된다. 또한, 피복막으로서의 설명되지 않은 질화 실리콘막은 그 후 플라즈마 인핸스먼트형 화학적 기상증착법에 의해 전면상에 형성된다.
본 발명에 따르면, 중요한 점은 산소를 함유하는 가스 분위기에서 실행된 산소 열처리 중에 산소를 함유하는 가스 분위기에서 산소에 의한 산화로부터 상층 금속배선을 산화방지막이 보호하도록 하기 위해서 강유전성 커패시터의 하부 전극의 하부, 및 상층 금속 배선의 상부에 산화방지막이 형성될 수 있다는 것이다.
예컨대, 산화방지막이 다층 배선구조체의 상부의 층간 절연체의 상부에 형성되며 강유전성 커패시터의 하부전극이 산화방지막의 상부 표면상에 형성되는 것이 가능한다.
따라서, 본 발명에 있어서는 산소를 함유하는 가스 분위기에서 실행된 산소열처리 중에 산소를 함유하는 가스 분위기에서 산소에 의한 산화로부터 산화방지막이 상층 금속배선을 보호하도록 하기 위해 강유전성 커패시터의 하부 전극의 하부 및 다층 배선구조와 같은 금속배선 구조체의 상부에 산소의 침투를 방지할 수 있는 막이 배치되는 것이 필수적이다.
전술한 실시예에 따르면, 다층 배선 구조는 2층으로 되어 있음에도 불구하고 3층 이상의 다층 배선구조도 강유전성 커패시터의 하부 전극의 하부 및 다층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다. 또한, 단일한 층으로 된 배선 구조도 강유전성 커패시터의 하부 전극의 하부 및 단층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다.
전술한 실시예에 따르면, 본 발명이 적용되는 반도체장치는 강유전성 커패시터를 갖는 반도체 장치이다. 그럼에도 불구하고, 본 발명은 유전상수가 높은 고 유전체를 갖는 유전성 커패시터를 포함하는 반도체 장치에 또한 적용될 수 있다. 다이나믹 램 장치는 본 발명이 적용될 수 있는 반도체 장치의 한 종류이다.
따라서, 본 발명에 있어서는 고 유전막 또는 강유전막의 성질을 개선하기 위해 산소를 함유하는 가스 분위기에서 실행된 산소 열처리 중에 산소 함유 가스 분위기에서 산소에 의한 산화로부터 상기 막이 금속배선 구조체를 보호하도록 하기 위해 고 유전막 또는 강유전성막을 포함하는 커패시터의 하부 전극의 하부, 및 금속 배선 구조체의 상부에 산소의 침투를 방지할 수 있는 막이 배치되는 것이 필수적이다.
본 발명의 수정 등은 본 발명이 속하는 본 분야의 통상의 기술을 갖는 기술자에게는 명백하게 이해될 수 있을 것이고, 예시에 의해 설명되고 도시된 실시예는 본 발명을 한정하는 것이 결코 아니라는 것을 이해해야 할 것이다. 따라서, 본 발명의 본질 및 범위내에 해당되는 모든 변형은 청구항에 의해 포함된다는 점이다.
전술한 실시예에 따르면, 다층 배선 구조는 2층으로 되어 있음에도 불구하고 3층 이상의 다층 배선구조도 강유전성 커패시터의 하부 전극의 하부 및 다층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다. 또한, 단일한 층으로 된 배선 구조도 또한 강유전성 커패시터의 하부 전극의 하부 및 단층 배선구조의 상부에 배치되는 산화방지막에 의해 또한 보호될 수 있다.

Claims (26)

  1. 적어도 하나의 전기 도전성 구조로 된 소자, 상기 전기 도전성 구조로 된 소자상에 배치된 적어도 하나의 유전막, 상기 유전막으로부터 상기 전기 도전성 구조로 된 소자를 분리하기 위해 상기 유전막의 하부, 및 상기 전기 도전성 구조로 된 소자의 상부의 층간 절연체를 포함하는 반도체장치에 있어서,
    산소의 침투를 방지하는 적어도 하나의 막이 상기 층간 절연체에 제공되고, 상기 막은 상기 유전막의 하부에서 상기 전기 도전성 구조로 된 소자를 피복하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 유전막은 강유전성 막을 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 강유전성 막은 강유전성 커패시터로 이루어진 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 유전막은 유전상수가 높은 고 유전막을 포함하는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서,
    상기 고 유전막은 고 유전성 커패시터로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 막은 산화방지막을 포함하는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치되는 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의 상부 표면 및 측벽과 접하는 상태로 배치되는 것을 특징으로 하는 반도체장치.
  9. 적어도 하나의 다층 금속배선 구조체, 상기 다층 금속배선 구조체상에 배치된 적어도 하나의 커패시터, 및 상기 커패시터로부터 상기 다층 금속배선 구조체를분리하기 위해 상기 다층 금속배선 구조체의 상부 및 상기 커패시터의 하부에 배치된 층간절연체를 포함하는 반도체장치에 있어서,
    산소의 침투를 방지하는 적어도 하나의 산화방지막이 상기 층간절연체에 제공되고, 상기 산화방지막은 커패시터의 하부에서 상기 다층 금속배선 구조체를 피복하는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 커패시터는 강유전성 막을 갖는 강유전성 커패시터를 포함하는 것을 특징으로 하는 반도체장치.
  11. 제 9항에 있어서,
    상기 커패시터는 유전상수가 높은 고 유전막을 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 9항에 있어서,
    상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치되는 것을 특징으로 하는 반도체장치.
  13. 제 9항에 있어서,
    상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의상부 표면 및 측벽과 접하는 상태로 배치된 것을 특징으로 하는 반도체장치.
  14. 반도체장치 제조방법에 있어서,
    적어도 하나의 전기 도전성 구조로 된 소자를 형성하는 단계와,
    상기 전기 도전성 구조로 된 소자의 상부에, 산소의 침투를 방지하면서 상기 전기 도전성 구조로 된 소자를 피복하는 적어도 하나의 막을 포함하는 층간 절연체를 형성하는 단계와,
    상기 층간 절연체의 상부에 배치된 적어도 하나의 유전막을 형성하는 단계와,
    산소를 함유하는 가스 분위기에서 열처리를 실행하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  15. 제 14항에 있어서,
    상기 유전막은 강유전성 막을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  16. 제 15항에 있어서,
    상기 강유전성 막은 강유전성 커패시터로 이루어진 것을 특징으로 하는 반도체장치 제조방법.
  17. 제 14항에 있어서,
    상기 유전막은 유전상수가 높은 고 유전막을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  18. 제 17항에 있어서,
    상기 고유전막은 고 유전성 커패시터로 이루어진 것을 특징으로 하는 반도체장치 제조방법.
  19. 제 14항에 있어서,
    상기 막은 산화방지막을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  20. 제 14항에 있어서,
    상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조의 적어도 하나의 상층 배선상에 배치된 것을 특징으로 하는 반도체장치 제조방법.
  21. 제 14항에 있어서,
    상기 전기 도전성 구조로 된 소자는 다층 금속배선 구조체를 포함하고 상기 막은 상기 다층 금속배선 구조체의 적어도 하나의 상층배선의 상부 표면 및 측벽에 접하는 상태로 배치되는 것을 특징으로 하는 반도체장치 제조방법.
  22. 반도체장치 제조방법에 있어서,
    적어도 하나의 다층 금속배선 구조체를 형성하는 단계와,
    상기 다층 금속배선 구조체의 상부에, 산소의 침투를 방지하면서 상기 다층 금속배선 구조체를 피복하는 적어도 하나의 산화방지막을 포함하는 층간 절연체를 형성하는 단계와,
    상기 다층 금속배선 구조체상에 배치된 적어도 하나의 커패시터를 형성하는 단계와,
    산소를 함유하는 가스 분위기에서 열처리를 실행하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  23. 제 22항에 있어서,
    상기 커패시터는 강유전성 막을 포함하는 강유전성 커패시터를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  24. 제 22항에 있어서,
    상기 커패시터는 유전상수가 높은 고 유전막을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  25. 제 22항에 있어서,
    상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선상에 배치된 것을 특징으로 하는 반도체장치 제조방법.
  26. 제 22항에 있어서,
    상기 산화방지막은 상기 다층 금속배선 구조체의 적어도 하나의 상층 배선의 상부 표면 및 측벽과 접하는 상태로 배치된 것을 특징으로 하는 반도체장치 제조방법.
KR1020010004837A 2000-02-02 2001-02-01 용량소자를 구비한 반도체장치 및 그 제조방법 KR20010086354A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000025069A JP2001217397A (ja) 2000-02-02 2000-02-02 半導体装置とその製造方法
JP??2000-025069? 2000-02-02

Publications (1)

Publication Number Publication Date
KR20010086354A true KR20010086354A (ko) 2001-09-10

Family

ID=18550976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010004837A KR20010086354A (ko) 2000-02-02 2001-02-01 용량소자를 구비한 반도체장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US20010019141A1 (ko)
JP (1) JP2001217397A (ko)
KR (1) KR20010086354A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258202A (ja) * 2002-02-28 2003-09-12 Nec Electronics Corp 半導体装置の製造方法
JP2003273325A (ja) 2002-03-15 2003-09-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
JP2004104012A (ja) * 2002-09-12 2004-04-02 Renesas Technology Corp 半導体装置
JP2004165559A (ja) * 2002-11-15 2004-06-10 Toshiba Corp 半導体装置
US7002196B2 (en) * 2003-11-13 2006-02-21 Infineon Technologies Ag Ferroelectric capacitor devices and FeRAM devices
WO2006103779A1 (ja) * 2005-03-30 2006-10-05 Fujitsu Limited 半導体装置及びその製造方法
JP2007150025A (ja) * 2005-11-29 2007-06-14 Seiko Epson Corp 強誘電体メモリの製造方法
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP4579193B2 (ja) * 2006-06-15 2010-11-10 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2008050716A1 (fr) 2006-10-24 2008-05-02 Panasonic Corporation Mémoire non volatile à semi-conducteurs et procédé de fabrication associé
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8482048B2 (en) * 2009-07-31 2013-07-09 Alpha & Omega Semiconductor, Inc. Metal oxide semiconductor field effect transistor integrating a capacitor
US9093164B2 (en) * 2011-11-17 2015-07-28 International Business Machines Corporation Redundant via structure for metal fuse applications

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199679A (ja) * 1996-01-17 1997-07-31 Nec Corp 半導体装置の構造およびその製造方法
KR980012488A (ko) * 1996-07-19 1998-04-30 김광호 강유전체막을 구비하는 캐패시터의 제조방법
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法
KR19990023091A (ko) * 1997-08-06 1999-03-25 아끼구사 나오유끼 반도체장치와 그 제조방법
KR20000003461A (ko) * 1998-06-29 2000-01-15 김영환 백금 하부전극을 갖는 캐패시터 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199679A (ja) * 1996-01-17 1997-07-31 Nec Corp 半導体装置の構造およびその製造方法
KR980012488A (ko) * 1996-07-19 1998-04-30 김광호 강유전체막을 구비하는 캐패시터의 제조방법
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法
KR19990023091A (ko) * 1997-08-06 1999-03-25 아끼구사 나오유끼 반도체장치와 그 제조방법
KR20000003461A (ko) * 1998-06-29 2000-01-15 김영환 백금 하부전극을 갖는 캐패시터 형성 방법

Also Published As

Publication number Publication date
JP2001217397A (ja) 2001-08-10
US20010019141A1 (en) 2001-09-06

Similar Documents

Publication Publication Date Title
US6642563B2 (en) Semiconductor memory including ferroelectric gate capacitor structure, and method of fabricating the same
JP3759859B2 (ja) 半導体装置およびその製造方法
US6982453B2 (en) Semicondutor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US6737694B2 (en) Ferroelectric memory device and method of forming the same
JP3907921B2 (ja) 半導体装置の製造方法
US7446362B2 (en) Semiconductor memory device and method of manufacturing the same
US6753566B2 (en) Semiconductor device with an oxygen diffusion barrier layer formed from a composite nitride
JP3495955B2 (ja) 半導体メモリ装置及びその製造方法
JPH1117124A (ja) 半導体装置およびその製造方法
US20020195633A1 (en) Capacitor, semiconductor memory device, and method for manufacturing the same
US6759251B2 (en) Semiconductor device having ferroelectic memory cells and method of manufacturing the same
KR100830108B1 (ko) 반도체 장치 및 그 제조 방법
KR19990023091A (ko) 반도체장치와 그 제조방법
US8324671B2 (en) Semiconductor device and method of manufacturing the same
KR20010086354A (ko) 용량소자를 구비한 반도체장치 및 그 제조방법
KR100273689B1 (ko) 반도체메모리장치및그제조방법
JP4280006B2 (ja) 半導体装置
JP3643091B2 (ja) 半導体記憶装置及びその製造方法
WO2002056383A1 (fr) Mémoire à semi-conducteurs et procédé de fabrication
JP2003174145A (ja) 強誘電体メモリ装置及びその製造方法
WO2002056382A1 (fr) Dispositif semiconducteur et procede de fabrication dudit dispositif
KR100668881B1 (ko) 커패시터 및 그 제조방법
WO2004077438A2 (en) Process of forming a ferroelectric memory integrated circuit
US6972990B2 (en) Ferro-electric memory device and method of manufacturing the same
JP2002190580A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application