KR20000003461A - 백금 하부전극을 갖는 캐패시터 형성 방법 - Google Patents

백금 하부전극을 갖는 캐패시터 형성 방법 Download PDF

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Abstract

본 발명은 고온 산소 분위기에서 하부전극 상에 유전막을 형성할 경우, 하부전극의 특성 저하를 방지할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 하부전극의 열적 안정성을 향상시키기 위하여 Pt막 내에 산소 투과를 방지할 수 있는 제1 금속막을 형성한 후 진공 중에서 급속열처리하여 Pt막 격자 내부나 결정립계 사이로 제1 금속을 확산시켜 이후의 유전막 형성 공정에서 Pt막을 통과하는 산소가 제1 금속과 반응하도록 함으로써 Pt막 하부로 산소가 확산되는 것을 방지하는 것을 특징으로 한다.

Description

백금 하부전극을 갖는 캐패시터 형성 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 고온의 산소 분위기에서 형성되는 유전막을 갖는 캐패시터 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 향상됨에 따라 작은 면적에 많은 정보를 저장하기 위해 SiO2, Si3N4막 등의 유전막 보다 유전율이 큰 (Ba,Sr)TiO3막 등을 캐패시터의 유전막으로 형성한다. 폴리실리콘막으로 이루어진 캐패시터의 하부전극 상에 (Ba,Sr)TiO3막 등을 유전막으로 형성할 경우에는 폴리실리콘막과 (Ba,Sr)TiO3막의 반응으로 폴리실리콘막과 (Ba,Sr)TiO3막의 계면에 유전율이 낮은 실리케이트(silicate) 물질이 형성되어 정전특성이 저하된다. 따라서, 하부전극을 Pt막 또는 Ir막으로 형성하고, 폴리실리콘 플러그(plug)의 실리콘이 하부전극으로 확산되는 것을 방지하기 위하여 폴리실리콘 플러그와 하부전극 사이에 Ti막 및 TiN막으로 이루어지는 확산방지막을 형성한다.
종래 기술에 따른 반도체 소자의 캐패시터 형성 공정 방법을 도1을 참조하여 설명한다.
먼저, 실리콘 기판(10) 상에 형성된 절연막(11)을 선택적으로 제거하여 실리콘 기판(10)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성한 다음, 폴리실리콘막을 화학적 기계적 연마(chemical mechanical polishing)하거나 또는 전면식각하여 콘택홀 내에 폴리실리콘 플러그(plug)(12)를 형성한다. 다음으로, 폴리실리콘 플러그(12)로부터 캐패시터의 하부전극으로 실리콘이 확산되는 것을 방지하기 위하여 Ti막 및 TiN막으로 이루어지는 확산방지막을 형성하고, 확산방지막 상에 캐패시터의 하부전극을 이룰 Pt막을 형성한 다음, Pt막 및 확산방지막을 선택적으로 식각하여 확산방지 패턴(13) 및 하부전극(14)을 형성하고, 전체 구조 상에 산화막을 형성하고 전면식각하여 확산방지 패턴(14) 측벽에 산화막 스페이서(15)를 형성한다. 이어서, (Ba,Sr)TiO3막(16)을 450 ℃ 정도의 온도에서 형성하고, (Ba,Sr)TiO3막(16) 상에 상부전극을 이룰 Pt막(17)을 형성한 후 질소 또는 산소 분위기에서 500 ℃ 온도로 열처리한다.
(Ba,Sr)TiO3막의 유전율은 온도에 비례하므로, 600 ℃ 이상의 온도에서 (Ba,Sr)TiO3막을 증착하고 700 ℃ 이상의 온도에서 열처리할 경우 유전특성을 보다 향상시킬 수 있으나, 고온의 산소 분위기에서 (Ba,Sr)TiO3막을 증착하는 과정 및 열처리하는 과정에서 유입되는 산소가 하부전극을 이루는 Pt막을 통과하여 TiN막을 산화시켜 Pt막과 TiN막 계면에 TiO2막과 같은 유전율이 낮은 물질이 불균일하게 생성되고, 기공을 발생시켜 (Ba,Sr)TiO3막의 유전특성을 저하시키고 누설전류를 증가시키는 문제점이 있어 (Ba,Sr)TiO3막을 500 ℃ 이상에서 증착하지 못하는 단점이 있다.
상기 문제점을 해결하기 위하여 도2에 도시한 바와 같이 Pt막 보다 산소 차단 효과가 우수한 Ir막 또는 Ru(14A) 중 어느 하나와 Pt막(14B)으로 이루어지는 이중막 구조의 하부전극을 형성하여 Pt막 하부의 TiN막이 산화되는 것을 방지하는 방법도 제시되었으나, 이러한 방법은 Ir 또는 Ru이 산화되면서 하부전극층 전체의 표면 거칠기(roughness)가 증가하여 하부전극을 Pt막으로만 사용했을 때보다도 누설전류가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고온 산소분위기에서 하부전극 상에 유전막을 형성할 경우, 하부전극의 특성 저하를 방지할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1 및 도2는 각각의 종래 기술에 따른 반도체 소자의 캐패시터 형성 공정 단면도
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도
도4는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21: 층간절연막
22: 폴리실리콘 플러그 23: Ti막
24: TiN막 25, 27, 28, 31: Pt막
26: Ir막 29: 산화막 스페이서
30: (Ba,Sr)TiO3막
상기 목적을 달성하기 위한 본 발명은 제1 Pt막을 형성하는 제1 단계; 상기 제1 Pt막 상에 제1 금속막을 형성하는 제2 단계; 및 상기 제1 금속막 상에 제2 Pt막을 형성하는 제3 단계를 적어도 한 번 실시하고, 급속열처리를 실시하여 상기 제1 금속막 내의 제1 금속을 상기 제1 Pt막 및 상기 제2 Pt막으로 확산시키는 제4 단계; 산소 분위기에서 열처리 공정을 실시하여 상기 제1 Pt막 및 상기 제2 Pt막 내에 확산된 상기 제1 금속을 산화시키는 제5 단계; 상기 제2 Pt막 상에 유전막을 형성하는 제6 단계; 및 상기 유전막 상에 상부전극을 형성하는 제7 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.
본 발명은 하부전극의 열적 안정성을 향상시키기 위하여 Pt막 내에 산소 투과를 방지할 수 있는 제1 금속막을 형성한 후 진공 중에서 급속열처리하여 Pt막 격자 내부나 결정립계 사이로 제1 금속을 확산시켜 이후의 유전막 형성공정에서 Pt막을 통과하는 산소가 제1 금속이 반응하도록 함으로써 Pt막으로 이루어지는 하부전극 아래로 산소가 확산되는 것을 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도이다.
먼저, 도3a에 도시한 바와 같이 실리콘 기판(20) 상에 형성된 층간절연막(21)을 선택적으로 제거하여 상기 실리콘 기판(20)을 노출시키는 콘택홀을 형성하고, 저압화학기상 증착법으로 폴리실리콘막을 형성하고 전면식각이나 화학적 기계적 연마를 실시하여 상기 콘택홀 내에 폴리실리콘 플러그(22)를 형성하고, 확산방지막을 이루는 200 Å 두께의 Ti막(23) 및 500 Å 두께의 TiN막(24)을 직류 스퍼터링(sputtering)법으로 형성하고, 확산방지막 특성을 향상시키기 위하여 질소 분위기에서 450 ℃ 온도로 열처리한다.
다음으로, 도3b에 도시한 바와 같이 TiN막(24) 상에 하부전극을 형성하기 위하여 900 Å 두께의 제1 Pt막(25), 200 Å 두께의 Ir막(26) 및 900 Å 두께의 제2 Pt막(27)을 차례로 형성한다. 후속 공정에서 Ir의 확산으로 인한 Pt 하부전극의 특성 저하를 최소화하기 위하여 상기 Ir막(26)의 두께는 하부전극 두께의 20% 이하가 되도록 한다. 즉, 제1 Pt막(25), Ir막(26) 및 제2 Pt막(27)으로 이루어지는 하부전극의 두께가 2000 Å 일 때 Ir막의 두께는 400 Å 이하가 되도록 한다.
다음으로, 도3c에 도시한 바와 같이 600 ℃ 내지 700 ℃의 온도의 진공에서 30초 내지 60초 동안 급속열처리를 실시하여 제1 및 제2 Pt막(25, 27) 안으로 Ir을 확산시켜, Ir이 확산된 제3 Pt막(28)을 형성한다. 이때, Ir은 제3 Pt막의 결정립계(grain boundary) 사이로 확산되어, 후속 공정에서 제3 Pt막(28)의 결정립계를 통과하는 산소와 반응하여 제3 Pt막(28) 하부층으로 산소가 확산되는 것을 방지한다.
다음으로, 도3d에 도시한 바와 같이 산소 분위기에서 500 ℃ 내지 600 ℃의 온도로 열처리 공정을 실시한다. 이와 같은 열처리 공정은 이후의 (Ba,Sr)TiO3막 증착과정 또는 열처리 공정에서 (Ba,Sr)TiO3막 내의 산소가 빠져나와 화학양론비(stoichiometry)를 유지시켜 유전율 저하 및 누설전류 증가를 방지한다. 이때, Ir의 양은 Pt에 비하여 미량에 불과하므로 Ir의 산화에 따른 표면 거칠기 증가 또는 물성 변화는 발생하지 않는다.
다음으로, 도3e에 도시한 바와 같이 제3 Pt막(28), TiN막(24) 및 Ti막(23)을 선택적으로 식각하여 제3 Pt막(28)으로 이루어지는 하부전극 및 TiN막(24)과 Ti막(23)으로 이루어지는 확산방지 패턴을 형성한다. 이어서, 상기 확산방지 패턴 측벽에 산화막 스페이서(29)를 형성하고, 400 Å 두께의 (Ba,Sr)TiO3막(30)을 증착하고, (Ba,Sr)TiO3막(30) 상에 상부전극을 이룰 제4 Pt막(31)을 1000 Å 두께로 형성한다.
전술한 본 발명의 일실시예에서 상기 Ir막(26)을 산화이리듐막으로 형성할 수도 있다. 산화이리듐막은 반응성 스퍼터링 방법으로 형성하며, 이와 같이 산화이리듐막을 형성할 경우에는 제1 및 제2 Pt막(25, 27)으로 산화이리듐이 확산되므로, 상기 제3 Pt막(28) 형성 후 산소분위기에서 열처리하는 공정이 생략될 수 있다.
도4는 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터 형성 공정에서, 확산방지막(43) 상에 하부전극을 형성하기 위하여 제1 Pt막(44), 제1 Ir막(45), 제2 Pt막(46), 제2 Ir막(47) 및 제3 Pt막(48)을 차례로 형성한 상태를 보이고 있다. 이와 같이 Pt막 사이에 다층의 Ir막을 형성함으로써 Pt막으로 Ir의 확산이 효과적으로 일어나도록 한다. 도3에서 미설명 도면부호 40은 반도체 기판, 41은 층간절연막, 42는 폴리실리콘 플러그를 나타낸다.
전술한 본 발명의 일실시예 및 다른 실시예에서 Ir을 대신하여 Ru, Rh막을 형성하여, Ir, Ru, Rh 등을 Pt막으로 확산시킬 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 Pt막/제1 금속막/Pt막이 교대로 구성된 다층막을 형성하고, 열처리하여 Pt막 내부로 제1 금속을 확산시켜 하부전극을 형성함으로써 하부전극 아래로 산소가 확산되는 것을 억제하여 확산방지막의 산화를 방지할 수 있다. 이에 따라 하부전극의 열적 안정성을 향상시킬 수 있으며, 하부전극의 표면 거칠기 증가 및 표면 형태(morphology)의 변형을 억제하여 하부전극 상에 형성되는 유전막의 특성 저하를 방지할 수 있다. 또한, 유전막 형성 과정에서 유전막의 산소가 하부전극으로 확산되는 것을 방지할 수 있어 캐패시터 특성을 향상시킬 수 있다.

Claims (8)

  1. 반도체 소자의 캐패시터 형성 방법에 있어서,
    제1 Pt막을 형성하는 제1 단계;
    상기 제1 Pt막 상에 제1 금속막을 형성하는 제2 단계; 및
    상기 제1 금속막 상에 제2 Pt막을 형성하는 제3 단계를 적어도 한 번 실시하고,
    급속열처리를 실시하여 상기 제1 금속막 내의 제1 금속을 상기 제1 Pt막 및 상기 제2 Pt막으로 확산시키는 제4 단계;
    산소 분위기에서 열처리 공정을 실시하여 상기 제1 Pt막 및 상기 제2 Pt막 내에 확산된 상기 제1 금속을 산화시키는 제5 단계;
    상기 제2 Pt막 상에 유전막을 형성하는 제6 단계; 및
    상기 유전막 상에 상부전극을 형성하는 제7 단계
    를 포함하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 금속막을,
    Ir, Rh 또는 Ru로 형성하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 2 항에 있어서,
    상기 유전막을 (Ba,Sr)TiO3막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 3 항에 있어서,
    상기 제4 단계는,
    600 ℃ 내지 700 ℃의 온도의 진공에서 30초 내지 60초 동안 실시하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 금속막의 두께는 상기 제1 Pt막 및 상기 제2 Pt막 두께의 20%를 넘지 않도록 형성하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제1 단계는,
    상기 반도체 기판 상에 형성된 콘택홀을 통하여 상기 반도체 기판과 연결되는 폴리실리콘 플러그 상에 Ti막 및 TiN막으로 이루어지는 확산방지막을 형성하는 단계; 및
    상기 확산방지막 상에 상기 제1 Pt막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 6 항에 있어서,
    상기 Ti막 및 상기 TiN막을 스퍼터링 방법으로 형성하되,
    상기 Ti막은 200 Å 두께로 형성하고,
    상기 TiN막은 500 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
  8. 제 7 항에 있어서,
    상기 확산방지막 형성 후,
    상기 확산방지막 특성을 향상시키기 위하여 질소분위기에서 450 ℃ 온도로 열처리하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법,
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KR100734640B1 (ko) * 2000-12-13 2007-07-02 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

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