JPH11135755A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11135755A JPH11135755A JP9316241A JP31624197A JPH11135755A JP H11135755 A JPH11135755 A JP H11135755A JP 9316241 A JP9316241 A JP 9316241A JP 31624197 A JP31624197 A JP 31624197A JP H11135755 A JPH11135755 A JP H11135755A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルキャパシタの誘電体膜として、高
誘電率を有する金属酸化物膜を安定に製造できるように
する。 【解決手段】 ゲート電極、ソース／ドレイン拡散層、
層間絶縁膜が形成された半導体基板１上に、低圧CVD(Ch
emical Vapor Deposition)法によってTiN/Ti膜からなる
下部電極２を形成し、前記下部電極２上に常圧CVD によ
り、半導体基板１の温度450 〜800 ℃にてTaOx膜３を形
成し、次に、前記TaOx膜３を、酸素雰囲気中で850 ℃の
温度で５分間酸化させ、その後、半導体基板１上にAl膜
を成膜して上部電極４を形成する。
誘電率を有する金属酸化物膜を安定に製造できるように
する。 【解決手段】 ゲート電極、ソース／ドレイン拡散層、
層間絶縁膜が形成された半導体基板１上に、低圧CVD(Ch
emical Vapor Deposition)法によってTiN/Ti膜からなる
下部電極２を形成し、前記下部電極２上に常圧CVD によ
り、半導体基板１の温度450 〜800 ℃にてTaOx膜３を形
成し、次に、前記TaOx膜３を、酸素雰囲気中で850 ℃の
温度で５分間酸化させ、その後、半導体基板１上にAl膜
を成膜して上部電極４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、半導体装置を構成する集積回路メモリ
で使用される高誘電コンデンサの高誘電体膜の製造方法
に関する。
法に関し、特に、半導体装置を構成する集積回路メモリ
で使用される高誘電コンデンサの高誘電体膜の製造方法
に関する。
【０００２】
【従来の技術】従来から、半導体装置のメモリの誘電体
膜として、ぺロブスカイト（例えばBaTiO3、SrTiO3、(B
a,Sr) TiO3）やTa2O5 等の金属酸化物が採用されてい
る。これらの材料がメモリセルに用いられるためには、
半導体装置の製造で行われる種々のプロセスに耐えるも
のである必要がある。
膜として、ぺロブスカイト（例えばBaTiO3、SrTiO3、(B
a,Sr) TiO3）やTa2O5 等の金属酸化物が採用されてい
る。これらの材料がメモリセルに用いられるためには、
半導体装置の製造で行われる種々のプロセスに耐えるも
のである必要がある。
【０００３】一般に、高誘電率を有する金属酸化物膜を
成膜するプロセスにおいては、400℃以上の高い温度を
用いる。例えばTa2O5 を成膜する場合、最初に400 ℃か
ら500 ℃の温度で成膜される。その後、Alの配線成膜、
種々のアニール処理等が行われる。
成膜するプロセスにおいては、400℃以上の高い温度を
用いる。例えばTa2O5 を成膜する場合、最初に400 ℃か
ら500 ℃の温度で成膜される。その後、Alの配線成膜、
種々のアニール処理等が行われる。
【０００４】これらのアニール工程において、Alの酸化
を防ぐために、水素を含む雰囲気中で行う場合が多い。
また、W 成膜のためのCVD 工程等の多くの周知の工程に
おいても水素等の還元性雰囲気下での処理を含む工程が
多い。さらに、MOS デバイスのゲートに存在する電子ト
ラップの処理のために、通常水素を含む還元性雰囲気で
アニールを施している。
を防ぐために、水素を含む雰囲気中で行う場合が多い。
また、W 成膜のためのCVD 工程等の多くの周知の工程に
おいても水素等の還元性雰囲気下での処理を含む工程が
多い。さらに、MOS デバイスのゲートに存在する電子ト
ラップの処理のために、通常水素を含む還元性雰囲気で
アニールを施している。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
プロセスでは、いずれも高温の水素を含む雰囲気を用い
ており、多くは、製造プロセスの終了近くで実施される
ことが多い。このため、実施時に、すでにキャパシタ膜
としての金属酸化物膜が存在している場合が多くなって
いる。
プロセスでは、いずれも高温の水素を含む雰囲気を用い
ており、多くは、製造プロセスの終了近くで実施される
ことが多い。このため、実施時に、すでにキャパシタ膜
としての金属酸化物膜が存在している場合が多くなって
いる。
【０００６】したがって、前述のプロセスで金属酸化物
膜から酸素が除去されてしまい、容易に還元されてしま
う。その結果、前記金属酸化物膜は酸素が不足した状態
となり、その有利な特性の高誘電率を示さなくなってし
まう問題があった。さらに、酸素が除去されると絶縁性
が低下し、電荷を蓄積することができなくなってしまう
という問題もあった。
膜から酸素が除去されてしまい、容易に還元されてしま
う。その結果、前記金属酸化物膜は酸素が不足した状態
となり、その有利な特性の高誘電率を示さなくなってし
まう問題があった。さらに、酸素が除去されると絶縁性
が低下し、電荷を蓄積することができなくなってしまう
という問題もあった。
【０００７】本発明は、前記問題に鑑みなされたもので
あり、最適な酸化状態にて高誘電率を持つ金属酸化物膜
を形成することが可能な半導体装置の製造方法を提供す
ることを目的とする。
あり、最適な酸化状態にて高誘電率を持つ金属酸化物膜
を形成することが可能な半導体装置の製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極、ソース／ドレイン拡散層、およ
び層間絶縁膜が形成された半導体基板上に、前記層間絶
縁膜を貫通して前記ドレイン拡散層に接続するストレー
ジノード電極を形成する第一の工程と、前記ストレージ
ノード電極上に、過剰に酸化された金属酸化物膜を形成
する第二の工程と、前記金属酸化物膜上に、セルプレー
ト電極を形成する第三の工程とを備えることを特徴とし
ている。
造方法は、ゲート電極、ソース／ドレイン拡散層、およ
び層間絶縁膜が形成された半導体基板上に、前記層間絶
縁膜を貫通して前記ドレイン拡散層に接続するストレー
ジノード電極を形成する第一の工程と、前記ストレージ
ノード電極上に、過剰に酸化された金属酸化物膜を形成
する第二の工程と、前記金属酸化物膜上に、セルプレー
ト電極を形成する第三の工程とを備えることを特徴とし
ている。
【０００９】また、本発明の他の特徴とするところは、
前記金属酸化物膜が、Ta、Ti、Ba,Srのうちの少なくと
も１つを含むことを特徴としている。
前記金属酸化物膜が、Ta、Ti、Ba,Srのうちの少なくと
も１つを含むことを特徴としている。
【００１０】また、本発明のその他の特徴とするところ
は、前記第二の工程で、スパッタリング法により、アル
ゴン流量に対する酸素流量比を0.3 乃至２の範囲で、か
つ前記半導体基板の温度を300 ℃以上にして、前記金属
酸化物膜を形成することを特徴としている。
は、前記第二の工程で、スパッタリング法により、アル
ゴン流量に対する酸素流量比を0.3 乃至２の範囲で、か
つ前記半導体基板の温度を300 ℃以上にして、前記金属
酸化物膜を形成することを特徴としている。
【００１１】また、本発明のその他の特徴とするところ
は、前記第二の工程で、化学的気相成長法により、前記
半導体基板の温度を450 ℃乃至800 ℃にして、前記金属
酸化物膜を形成し、次に、前記半導体基板に、前記半導
体基板の温度が500 ℃乃至900 ℃で、処理時間２分間乃
至20分間の条件で熱処理を行うことを特徴としている。
は、前記第二の工程で、化学的気相成長法により、前記
半導体基板の温度を450 ℃乃至800 ℃にして、前記金属
酸化物膜を形成し、次に、前記半導体基板に、前記半導
体基板の温度が500 ℃乃至900 ℃で、処理時間２分間乃
至20分間の条件で熱処理を行うことを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、前記第二の工程で、前記金属酸化物膜を形成した
後、前記半導体基板に、酸素含有量率30％以上の雰囲気
で、前記半導体基板の温度が500 ℃乃至900 ℃、処理時
間２分間乃至20分間の条件で熱処理を行うことを特徴と
している。
は、前記第二の工程で、前記金属酸化物膜を形成した
後、前記半導体基板に、酸素含有量率30％以上の雰囲気
で、前記半導体基板の温度が500 ℃乃至900 ℃、処理時
間２分間乃至20分間の条件で熱処理を行うことを特徴と
している。
【００１３】
【作用】本発明は前記技術手段よりなるので、本発明に
おいては、キャパシタとしての金属酸化物膜を過剰な酸
素を有する状態で成膜することにより、その後の工程に
おいて前記金属酸化物膜の還元が行われても、前記金属
酸化物膜の酸素が不足した状態となることが防止され、
高い誘電率を有するキャパシタを良好に形成することが
できる。
おいては、キャパシタとしての金属酸化物膜を過剰な酸
素を有する状態で成膜することにより、その後の工程に
おいて前記金属酸化物膜の還元が行われても、前記金属
酸化物膜の酸素が不足した状態となることが防止され、
高い誘電率を有するキャパシタを良好に形成することが
できる。
【００１４】
【発明の実施の形態】まず、本発明の半導体装置の製造
方法の第一の実施の形態について、図１を用いて説明す
る。トランジスタ10および層間絶縁膜11が形成された半
導体基板１上にストレージコンタクト孔CTを開孔し、こ
のストレージコンタクト孔CT内にリンドープトポリシリ
コン膜21を形成する（図１（ａ））。
方法の第一の実施の形態について、図１を用いて説明す
る。トランジスタ10および層間絶縁膜11が形成された半
導体基板１上にストレージコンタクト孔CTを開孔し、こ
のストレージコンタクト孔CT内にリンドープトポリシリ
コン膜21を形成する（図１（ａ））。
【００１５】次に、公知の低圧CVD(Chemical Vapor Dep
osition)法によってTiN/Ti膜２を成膜して下部電極２を
形成する（図１（ｂ））。次に、この下部電極２上に常
圧CVD により半導体基板１の温度を450 〜800 ℃にてTa
Ox膜３を形成する。次に、TaOx膜３を、酸素雰囲気中で
850 ℃で５分間酸化させる（図１（ｃ））。
osition)法によってTiN/Ti膜２を成膜して下部電極２を
形成する（図１（ｂ））。次に、この下部電極２上に常
圧CVD により半導体基板１の温度を450 〜800 ℃にてTa
Ox膜３を形成する。次に、TaOx膜３を、酸素雰囲気中で
850 ℃で５分間酸化させる（図１（ｃ））。
【００１６】その後、TaOx膜３上にAl膜を成膜して上部
電極４を形成する（図２（ａ））。この状態ではTaOx膜
３は、過剰に酸素を含むため、内部に欠陥が多く、電流
リークも多く見られる。
電極４を形成する（図２（ａ））。この状態ではTaOx膜
３は、過剰に酸素を含むため、内部に欠陥が多く、電流
リークも多く見られる。
【００１７】しかし、前記TaOx膜３は、その後の熱処理
工程を経て還元され、最終的にTa2O5 となり、最適な酸
素組成となり、高い誘電率を示すものとなった。さら
に、内部の欠陥も無くなり、電流リークも十分抑制さ
れ、キャパシタとして良好に機能することが確認され
た。その後、フォトリソグラフィー／エッチング法によ
り、キャパシタ電極形状にパターニングする（図２
（ｂ））。
工程を経て還元され、最終的にTa2O5 となり、最適な酸
素組成となり、高い誘電率を示すものとなった。さら
に、内部の欠陥も無くなり、電流リークも十分抑制さ
れ、キャパシタとして良好に機能することが確認され
た。その後、フォトリソグラフィー／エッチング法によ
り、キャパシタ電極形状にパターニングする（図２
（ｂ））。
【００１８】次に、本発明の第二の実施の形態について
説明する。なお、この第２の実施の形態の場合も工程順
説明図は前述した第１の実施の形態で参照した図１及び
図２と同じなので、これらの図を参照しながら説明す
る。
説明する。なお、この第２の実施の形態の場合も工程順
説明図は前述した第１の実施の形態で参照した図１及び
図２と同じなので、これらの図を参照しながら説明す
る。
【００１９】トランジスタ10および層間絶縁膜11が形成
された半導体基板１上にストレージコンタクト孔CTを開
孔してリンドープトポリシリコン膜21を形成し、前記ス
トレージコンタクト孔CTにPtよりなる下部電極２を形成
し（図１（ｂ））、O2/Ar の混合雰囲気中において、ス
パッタリング法でPtよりなる下部電極２上にTaOx膜３を
成膜する（図１（ｃ））。
された半導体基板１上にストレージコンタクト孔CTを開
孔してリンドープトポリシリコン膜21を形成し、前記ス
トレージコンタクト孔CTにPtよりなる下部電極２を形成
し（図１（ｂ））、O2/Ar の混合雰囲気中において、ス
パッタリング法でPtよりなる下部電極２上にTaOx膜３を
成膜する（図１（ｃ））。
【００２０】ここで、この成膜処理は、O2ガスの導入流
量比( O2流量/Ar 流量) を１とし、半導体基板１の温度
を400 ℃にして行う。その後、上部電極膜４としてリン
ドープのシリコン膜を成膜する（図２（ａ））。
量比( O2流量/Ar 流量) を１とし、半導体基板１の温度
を400 ℃にして行う。その後、上部電極膜４としてリン
ドープのシリコン膜を成膜する（図２（ａ））。
【００２１】この状態では、金属酸化物膜３は過剰に酸
素を含むため、内部に欠陥が多く、電流リークも多く見
られる。しかし、その後の熱処理工程を経て還元されて
最終的にはTa2O5 となり、最適な酸素組成となり、高い
誘電率を示す。さらに、最適な酸素組成となることで内
部の欠陥も無くなり、電流リークも十分抑制され、キャ
パシタとして機能することが確認される。
素を含むため、内部に欠陥が多く、電流リークも多く見
られる。しかし、その後の熱処理工程を経て還元されて
最終的にはTa2O5 となり、最適な酸素組成となり、高い
誘電率を示す。さらに、最適な酸素組成となることで内
部の欠陥も無くなり、電流リークも十分抑制され、キャ
パシタとして機能することが確認される。
【００２２】次に、本発明の第三の実施の形態について
説明する。この第３の実施の形態において、図１（ａ）
に示す工程までは前記第一の実施の形態と同様である。
その後、スパッタリング法で、下部電極２としてのTi/T
iN膜上に、TaOx膜３を含む酸化物を含む金属酸化物膜３
を成膜する（図１（ｃ））。
説明する。この第３の実施の形態において、図１（ａ）
に示す工程までは前記第一の実施の形態と同様である。
その後、スパッタリング法で、下部電極２としてのTi/T
iN膜上に、TaOx膜３を含む酸化物を含む金属酸化物膜３
を成膜する（図１（ｃ））。
【００２３】その後、酸素含有量率30％以上の雰囲気中
で700 ℃、15分間の熱処理を加える。次に、上部電極膜
４としてリンドープのシリコン膜を成膜する（図２
（ａ））。この状態では、金属酸化物膜３は酸素を過剰
に含むため、内部に欠陥が多く、電流リークも多く見ら
れる。
で700 ℃、15分間の熱処理を加える。次に、上部電極膜
４としてリンドープのシリコン膜を成膜する（図２
（ａ））。この状態では、金属酸化物膜３は酸素を過剰
に含むため、内部に欠陥が多く、電流リークも多く見ら
れる。
【００２４】しかし、その後の熱処理工程を経て還元さ
れて最終的にTa2O5 膜３となり、最適な酸素組成とな
り、高い誘電率を示す。さらに、この状態では内部の欠
陥も無くなり、電流リークも十分抑制され、キャパシタ
として機能することが確認された。なお、前記第一から
第三の実施の形態において、金属酸化物膜３として、B
a, Ti, Sr, を含む酸化物膜を用いてもよい。また、第
一から第三の実施の形態において、リンドープトポリシ
リコン膜21は、ストレージノード電極２と半導体基板１
とのコンタクトを確実にするためのものなので、必ずし
も形成しなくてもい。
れて最終的にTa2O5 膜３となり、最適な酸素組成とな
り、高い誘電率を示す。さらに、この状態では内部の欠
陥も無くなり、電流リークも十分抑制され、キャパシタ
として機能することが確認された。なお、前記第一から
第三の実施の形態において、金属酸化物膜３として、B
a, Ti, Sr, を含む酸化物膜を用いてもよい。また、第
一から第三の実施の形態において、リンドープトポリシ
リコン膜21は、ストレージノード電極２と半導体基板１
とのコンタクトを確実にするためのものなので、必ずし
も形成しなくてもい。
【００２５】
【発明の効果】以上に説明したように、本発明によれ
ば、半導体装置におけるキャパシタ膜としての高誘電率
を持った金属酸化物薄膜を、還元性雰囲気下での熱処理
工程を含む還元作用を持つ工程を経た後に最適酸化状態
にすることが可能となり、信頼性の高い半導体装置を製
造することができる。
ば、半導体装置におけるキャパシタ膜としての高誘電率
を持った金属酸化物薄膜を、還元性雰囲気下での熱処理
工程を含む還元作用を持つ工程を経た後に最適酸化状態
にすることが可能となり、信頼性の高い半導体装置を製
造することができる。
【図１】本発明にかかる半導体装置の製造方法を表わす
製造工程順断面図である。
製造工程順断面図である。
【図２】本発明にかかる半導体装置の製造方法を表わす
製造工程順断面図である。
製造工程順断面図である。
１ シリコン基板 ２ キャパシタ下部電極 ３ 金属酸化物膜 ４ キャパシタ上部電極 10 トランジスタ 11 層間絶縁膜 21 リンドープトポリシリコン膜 CT ストレージコンタクト孔
Claims (5)
- 【請求項１】 ゲート電極、ソース／ドレイン拡散層、
および層間絶縁膜が形成された半導体基板上に、前記層
間絶縁膜を貫通して前記ドレイン拡散層に接続するスト
レージノード電極を形成する第一の工程と、 前記ストレージノード電極上に、過剰に酸化された金属
酸化物膜を形成する第二の工程と、 前記金属酸化物膜上に、セルプレート電極を形成する第
三の工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記金属酸化物膜が、Ta、Ti、Ba, Srのうちの少なくと
も１つを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第二の工程で前記過剰に酸化された金属酸化物膜を
形成する方法はスパッタリング法であり、アルゴン流量
に対する酸素流量比を0.3 乃至２の範囲で、かつ前記半
導体基板の温度を300 ℃以上にして、前記金属酸化物膜
を形成することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記第二の工程で、化学的気相成長法により、前記半導
体基板の温度を450 ℃乃至800 ℃にして、前記金属酸化
物膜を形成し、次に、前記半導体基板に、前記半導体基
板の温度が500 ℃乃至900 ℃で、処理時間２分間乃至20
分間の条件で熱処理を行うことを特徴とする半導体装置
の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記第二の工程で、前記金属酸化物膜を形成した後、前
記半導体基板に、酸素含有量率30％以上の雰囲気で、前
記半導体基板の温度が500 ℃乃至900 ℃、処理時間２分
間乃至20分間の条件で熱処理を行うことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316241A JPH11135755A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316241A JPH11135755A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135755A true JPH11135755A (ja) | 1999-05-21 |
Family
ID=18074902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9316241A Pending JPH11135755A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135755A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高ｋ誘電体膜及びその形成方法 |
| KR100673895B1 (ko) | 2004-06-30 | 2007-01-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| JP2013128106A (ja) * | 2011-11-18 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 絶縁膜およびその形成方法、ならびに半導体装置およびその作製方法 |
-
1997
- 1997-10-31 JP JP9316241A patent/JPH11135755A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高ｋ誘電体膜及びその形成方法 |
| KR100673895B1 (ko) | 2004-06-30 | 2007-01-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| JP2013128106A (ja) * | 2011-11-18 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 絶縁膜およびその形成方法、ならびに半導体装置およびその作製方法 |
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