JPH0758295A - キャパシタ及びその製造方法 - Google Patents

キャパシタ及びその製造方法

Info

Publication number
JPH0758295A
JPH0758295A JP5204930A JP20493093A JPH0758295A JP H0758295 A JPH0758295 A JP H0758295A JP 5204930 A JP5204930 A JP 5204930A JP 20493093 A JP20493093 A JP 20493093A JP H0758295 A JPH0758295 A JP H0758295A
Authority
JP
Japan
Prior art keywords
film
capacitor
lower electrode
oxide film
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5204930A
Other languages
English (en)
Inventor
Hideaki Matsuhashi
秀明 松橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP5204930A priority Critical patent/JPH0758295A/ja
Publication of JPH0758295A publication Critical patent/JPH0758295A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 大容量でリーク電流が少なく、経時的絶縁破
壊(TDDB)寿命の長い、キャパシタ及びその製造方
法を提供する。 【構成】 キャパシタ絶縁膜であるTa2 5 膜16を
形成する前に、ポリシリコン膜の下部電極13a上に、
薄いSiN膜14を形成した後、該SiN膜14の表面
を酸化することによって極薄のSiO2 膜15を形成す
る。その後、Ta2 5 膜16を形成する。極薄のSi
2 膜15は、高温熱処理に対し、SiN膜14とTa
2 5 膜16の反応を抑え、リーク電流を少なくし、か
つTDDB寿命を長くする働きがある。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えば、半導体記憶装
置の一つであるダイナミック・ランダム・アクセス・メ
モリ(以下、DRAMという)におけるメモリセルの電
荷蓄積用キャパシタ等として用いられ、リーク電流が少
なく、経時的絶縁破壊(以下、TDDBという)寿命が
充分に長く、耐熱性のある高誘電率の絶縁膜を備えたキ
ャパシタと、その製造方法に関するものである。
【0002】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献;IEDM Tech.Dig.(1991)IEEE(米)S.Kamiyama et
al,“Highly Reliable2.5nm Ta2O5 Capacitor Technolo
gy for 256Mbit DRAMs”P.32.2.1−32.2.4 例えば、大規模集積回路(以下、LSIという)の高集
積化に伴い、従来LSIに用いられてきたキャパシタ絶
縁膜である酸化シリコン(SiO2)膜や窒化シリコン
(SiN)膜、あるいはそれらの積層膜が薄膜化の限界
に到達しつつある。このため、これらの絶縁膜に代わる
高信頼性の高誘電率絶縁膜が必要となる。この高誘電率
絶縁膜の一つとして、誘電率が22とSiO2膜 の数倍
あり、絶縁耐圧も高いタンタルオキサイド(Ta25
膜が注目されている。Ta25膜の問題点としては、こ
のTa25膜形成後に緻密化及び欠陥密度削減のために
行う酸素(O2)膜中での熱処理の際に、下部電極のポリ
シリコン膜とTa25膜との間にSiO2膜 が形成さ
れ、容量低下が起こることが挙げられる。この問題を解
決する方法として、前記文献に記載されたキャパシタの
製造方法があり、以下その方法を図を用いて説明する。
【0003】図2(A)〜(E)は、前記文献に記載さ
れた従来のキャパシタの製造方法を示す断面図からなる
概略の製造工程図である。従来の製造方法では、まず、
図2(A)の工程において、熱酸化法あるいは化学気相
成長(以下、CVDという)法により、シリコン基板1
上にSiO2膜2を形成する。次いで、CVD法によっ
てSiO2膜 2上に、下部電極となるポリシリコン膜3
を形成する。図2(B)の工程において、ポリシリコン
膜3の低抵抗化のために、リン(P)をイオン注入、あ
るいは塩化ホスホリル(POCl3)ガス雰囲気中におけ
る熱拡散によって導入した後、下部電極をパターニング
するためのマスクになる図示しないレジストパターンを
形成する。このレジストパターンをマスクとし、ポリシ
リコン膜3の不要部分をエッチングし、ポリシリコン膜
の下部電極3aを形成する。図2(C)の工程におい
て、瞬時熱処理(以下、RTAという)装置を用い、ア
ンモニア(NH3)ガス雰囲気中において900℃で60
秒間熱処理することにより、ポリシリコン膜の下部電極
3aの表面を窒化し、SiN膜4を約1.5〜1.7nm
形成する。
【0004】図2(D)の工程において、CVD法を用
いてSiN膜4上にTa25膜5を形成する。Ta25
膜5は、ペンタエトキシタンタル(Ta(OC255
とO2ガスを用い、基板温度450℃で形成している。
Ta25膜5の形成後、そのTa25膜5の緻密化及び
欠陥密度削減のために、RTA装置を用い、O2 雰囲気
中において700〜900℃で60秒間の熱処理を行
う。ここで、SiN膜4がない場合、この熱処理によっ
て下部電極3aとTa25膜5との間には、該下部電極
3aのポリシリコンが酸化されて薄いSiO2膜 が形成
される。しかし、この方法では、ポリシリコン膜の下部
電極3a上にSiN膜4が形成されてプロテクトされて
いるため、O2がポリシリコンの下部電極3aまで到達
しない。そのため、SiO2膜が形成されないか、ある
いは形成されても該SiO2膜が非常に薄い。従って、
容量の減少を防ぐことができる。図2(E)の工程にお
いて、上部電極となる窒化チタン(TiN)膜又はタン
グステン(W)膜を形成する。TiN膜の場合は、反応
性スパッタ法あるいはCVD法により形成し、W膜の場
合は、スパッタ法により形成する。その後、上部電極を
パターニングするためのマスクになる図示しないレジス
トパターンを形成し、このレジストパターンをマスクと
してTiN膜あるいはW膜の不要部分をエッチングし、
TiN膜あるいはW膜の上部電極6aを形成すれば、T
25キャパシタを製造できる。この種のキャパシタの
製造方法では、2つの特徴がある。第1の特徴は、ポリ
シリコンの下部電極3aの表面にそれを窒化して薄いS
iN膜4を形成したので、緻密化及び欠陥密度削減のた
めに行われるO2雰囲気中でのTa25膜5 の熱酸化処
理の際に、SiO2膜 が形成されないか、あるいは形成
されてもそのSiO2膜 の膜厚が薄いので、容量の低下
が起こらないか、あるいは起こってもその容量が大きく
減少しない。第2の特徴は、従来のSiN膜4を形成し
ない Ta25キャパシタ に比べ、リーク電流が減少し
てTDDB寿命も大幅に改善される。従って、容量の増
大、リーク電流の減少、及びTDDB寿命の改善が行わ
れる。
【0005】
【発明が解決しようとする課題】しかしながら、従来の
キャパシタ及びその製造方法では、次のような問題があ
り、それを解決することが困難であった。従来の方法で
製造したTa25キャパシタでは、上部電極6aの形成
後に、層間絶縁膜の緻密化あるいはフローのために60
0℃程度あるいはそれ以上の高温熱処理を行うので、そ
の高温熱処理の際にTa25膜5とSiN膜4とが反応
し、リーク電流が増大するという問題があった。又、上
部電極6aがTiN膜の場合には、そのTiN膜とTa
25膜5とが反応し、リーク電流が増大するという問題
があり、それらを解決することが困難であった。本発明
は、前記従来技術が持っていた課題として、上部電極形
成後に熱処理を行うことによってリーク電流が増大する
という点について解決し、大容量でリーク電流が少な
い、Ta25膜を用いたキャパシタ及びその製造方法を
提供することを目的とする。
【0006】
【課題を解決するための手段】第1の発明は、前記課題
を解決するために、不純物を含有するポリシリコン膜で
形成された下部電極と、前記下部電極の表面が窒化され
て形成されたSiN膜と、前記SiN膜上に形成された
キャパシタ絶縁膜であるTa25膜と、前記Ta25
上に形成された上部電極とを、備えたキャパシタにおい
て、前記SiN膜と前記Ta25膜との間に、該SiN
膜の表面を酸化して形成したSiO2膜を設けている。
第2の発明では、第1の発明の上部電極を、モリブデン
(Mo)膜又は窒化モリブデン(MoN)膜で形成して
いる。第3の発明では、キャパシタ絶縁膜であるTa2
5膜を用いたキャパシタの製造方法において、不純物
を含有するポリシリコン膜をエッチングして下部電極を
形成する工程と、アンモニア(NH3)ガス雰囲気中で熱
処理を行って前記下部電極上にSiN膜を形成する工程
と、O2 又は水蒸気雰囲気中で熱処理を行って前記Si
N膜上に極薄のSiO2膜を形成する工程と、前記Si
2膜上にキャパシタ絶縁膜であるTa25膜を形成す
る工程と、熱処理を行った後に前記Ta25膜上に上部
電極を形成する工程とを、順に施すようにしている。第
4の発明では、第3の発明のSiN膜の厚さを1〜3n
m、SiO2膜 の厚さを0.5〜1nmとしている。第5
の発明では、不純物を含有するポリシリコン膜で形成さ
れた下部電極と、熱酸化によって前記下部電極の表面に
形成されたSiO2膜と、前記SiO2膜上に形成された
キャパシタ絶縁膜であるTa25膜と、前記Ta25
上に形成された上部電極とを、備えたキャパシタにおい
て、前記上部電極を、Mo膜又はMoN膜で形成してい
る。第6の発明では、キャパシタ絶縁膜であるTa25
膜を用いたキャパシタの製造方法において、不純物を含
有するポリシリコン膜をエッチングして下部電極を形成
する工程と、前記下部電極上にキャパシタ絶縁膜である
Ta25膜を形成する工程と、O2 ガス雰囲気中で熱処
理を行って前記下部電極と前記Ta25膜との間にSi
2膜 を形成する工程と、前記Ta25膜上にMo膜又
はMoN膜からなる上部電極を形成する工程とを、順に
施すようにしている。
【0007】
【作用】第1の発明によれば、以上のようにキャパシタ
を構成したので、SiN膜とTa25膜との間に形成さ
れたSiO2 膜は、高温熱処理に対してSiN膜とTa
25膜との反応を抑え、リーク電流を減少し、さらにT
DDB寿命を長くする働きがある。第2の発明によれ
ば、Mo膜又はMoN膜で形成された上部電極は、高温
熱処理に対してリーク電流を抑制し、絶縁破壊電圧を大
きくする働きがある。第3及び第4の発明によれば、T
25膜を形成する前に、ポリシリコン膜からなる下部
電極上に薄いSiN膜を形成した後、そのSiN膜の表
面を酸化させて極薄のSiO2 膜を形成した後にTa2
5膜を形成することにより、高温熱処理に対してこの
極薄のSiO2膜がバリアとなってSiN膜とTa25
膜の反応を抑制し、高温熱処理後におけるリーク電流の
減少と、TDDB寿命を長くする働きがある。第5の発
明によれば、Mo膜又はMoN膜で形成された上部電極
は、該上部電極形成後の熱処理に対してリーク電流を抑
制する働きがある。第6の発明によれば、Ta25膜上
にMo膜又はMoN膜からなる上部電極を形成する工程
は、該上部電極形成後に高温熱処理を行っても、絶縁破
壊電圧を大きくする働きがある。従って、前記課題を解
決できるのである。
【0008】
【実施例】第1の実施例 図1(A)〜(F)は、本発明の第1の実施例を示すキ
ャパシタの製造方法を説明するための断面図からなる概
略の製造工程図である。このキャパシタは、DRAMメ
モリセル内等に形成されるもので、図1(A)〜(F)
の工程に従い、次のようにして製造される。図1(A)
の工程において、まず、熱酸化法あるいはCVD法等に
よってシリコン基板11上にSiO2膜12を形成す
る。次いで、SiO2膜12上に、下部電極となるポリ
シンコン膜13をCVD法等によって形成する。図1
(B)の工程において、ポリシリコン膜13の低抵抗化
のために、該ポリシリコン膜13にPをイオン注入法あ
るいはPOCl3 ガス雰囲気中における熱拡散等によっ
て導入する。そして、ポリシリコン膜13上に、下部電
極をパターニングするためのマスクになる図示しないレ
ジストパターンを形成し、このレジストパターンをマス
クとして該ポリシリコン膜13の不要部分をエッチング
し、ポリシリコン膜の下部電極13aを形成する。図1
(C)において、RTA装置等を用いてNH3 ガス雰囲
気中において、例えば900℃で60秒間の熱処理を行
い、下部電極13a上に約2nmのSiN膜14を形成
する。
【0009】図1(D)の工程において、RTA装置等
を用いて乾燥O2 ガス雰囲気中において、例えば100
0〜1100℃で60秒間の熱処理を行い、SiN膜1
4の表面を酸化して厚さが約0.5〜1.0nmのSi
2 膜15を形成する。高温での熱処理を避ける場合に
は、酸化炉を用い、水蒸気雰囲気中において例えば90
0℃での熱処理を行ってもよい。図1(E)の工程にお
いて、CVD法あるいは反応性スパッタ法等を用い、S
iO2膜15上にTa25膜16を形成する。CVD法
では、Ta(OC255とO2ガスを用い、基板温度4
50℃でTa2 5膜16を形成する。反応性スパッタ
法では、Taターゲットを用い、O2 雰囲気中でスパッ
タすることによってTa25膜16を形成する。Ta2
5膜16の形成後、その緻密化及び欠陥密度削減のた
めに、RTA装置等を用い、O2 ガス雰囲気中において
800℃で60秒間の熱処理を行う。この熱処理では、
SiN膜14があるため、該熱処理中にO2がポリシリ
コン膜の下部電極13aまで到達せず、それによってT
25 膜14の下にSiO2 膜が成長しない。最後
に、図1(F)の工程において、スパッタ法等によって
上部電極となるW膜を形成した後、その上に上部電極を
パターニングするためのマスクになる図示しないレジス
トパターンを形成する。このレジストパターンをマスク
としてW膜の不要部分をエッチングし、W膜からなる上
部電極17aを形成すれば、Ta25 キャパシタを製
造できる。
【0010】以上のように、本実施例のキャパシタ及び
その製造方法では、次のような利点がある。Ta25
16の形成前に、NH3 ガス雰囲気中において熱処理す
ることにより、下部電極13aのポリシリコン膜上に1
〜2nmの膜厚のSiN膜14が形成され、次いでO2
あるいは水蒸気雰囲気中において熱処理することによ
り、このSiN膜14の表面が酸化されて該SiN膜1
4上に0.5〜1nmの極薄のSiO2 膜15が形成さ
れる。このSiN膜14は、Ta25膜16の緻密化及
び欠陥密度削減のために行うO2 雰囲気中での熱処理の
際に、下部電極13aのポリシリコン膜が酸化されSi
2 膜となって容量低下を引き起こすのを防止する働き
がある。極薄のSiO2 膜15は、Ta25膜16の形
成後の高温熱処理の際に、該Ta25膜16とSiN膜
14が反応してリーク電流が増加するのを防ぐ。そのた
め、Ta25膜16の形成後の高温での熱処理を行った
後も、高容量で、リーク電流が少なく、TDDB寿命も
充分に長い、キャパシタ絶縁膜を有するキャパシタを製
造できる。
【0011】第2の実施例 図3(A)〜(E)は、本発明の第2の実施例を示すキ
ャパシタの製造方法を説明するための断面図からなる概
略の製造工程図である。このキャパシタは、第1の実施
例と同様に、DRAMメモリセル内等に設けられるもの
で、図3(A)〜(E)の工程に従って次のように製造
される。図3(A)の工程において、第1の実施例と同
様に、熱酸化法あるいはCVD法等によってシリコン基
板21上にSiO2 膜22を形成し、次いでこのSiO
2 膜22上に下部電極となるポリシリコン膜23をCV
D法等で形成する。図3(B)の工程において、第1の
実施例と同様に、ポリシリコン膜23の低抵抗化のため
に、それにPをイオン注入、あるいはPOCl3 ガス雰
囲気中における熱拡散等によって導入した後、下部電極
をパターニングするためのマスクになる図示しないレジ
ストパターンを形成する。このレジストパターンをマス
クとし、ポリシリコン膜23の不要部分をエッチング
し、ポリシリコン膜からなる下部電極23aを形成す
る。図3(C)の工程において、CVD法あるいは反応
性スパッタ法等を用い、下部電極23a上にTa25
24を形成する。CVD法では、Ta(OC255
2ガスを用いてTa25膜24を形成する。スパッタ
法では、Taターゲットを用い、O2雰囲気中でスパッ
タすることによってTa2 5膜24を形成する。
【0012】図3(D)の工程において、Ta25膜2
4の形成後、その緻密化及び欠陥密度削減のために、例
えばRTA装置等を用い、O2 雰囲気中において800
℃で60秒間の熱処理を行う。O2 雰囲気中での熱処理
により、ポリシリコン膜の下部電極23aとTa25
24との間に、薄いSiO2 膜25が形成される。最後
に、図3(E)の工程において、上部電極となるMo膜
又はMoN膜を形成する。Mo膜を形成する場合、例え
ば、スパッタ法を用い、アルゴン(Ar)雰囲気中で、
圧力を10mTorr、DCパワー2KWでスパッタす
る。又、MoN膜を形成する場合、例えば、反応性スパ
ッタ法により、20%N2 /Ar雰囲気中で、圧力を1
0mTorr、DCパワー2KWでスパッタする。その
後、上部電極をパターニングするためのマスクになる図
示しないレジストパターンを形成する。このレジストパ
ターンをマスクとし、Mo膜あるいはMoN膜の不要部
分をエッチングし、Mo膜あるいはMoN膜の上部電極
26aを形成すれば、Ta25キャパシタを製造でき
る。
【0013】次に、図4〜図7を参照しつつ、本実施例
の(1),(2)測定結果1,2を説明する。 (1) 測定結果1 図4(a),(b)は、図3の上部電極26aとして
W、窒化タングステン(WN)、タンタル(Ta)、窒
化タンタル(TaN)、チタン(Ti)、TiN、M
o、MoNを使った場合のスパッタ直後(As sputtere
d)のリーク電流(J−VG)特性図である。又、図5
(a),(b)は、図3の上部電極26aを形成した後
に800℃で熱処理した後のリーク電流特性図である。
図4(a)及び図5(a)は上部電極(gate)26aに
正バイアスを印加したときのリーク特性、図4(b),
図5(b)は負バイアスを印加したときのリーク特性で
ある。スパッタ条件として、金属(W,Ta,Ti,M
o)はAr雰囲気中で、圧力を10mTorr、DCパ
ワー2KWでスパッタした。又、窒化物(WN,Ta
N,TiN,MoN)は、反応性スパッタ法を用い、2
0%N2/Ar雰囲気中で、圧力を10mTorr、D
Cパワー2KWでスパッタした。これにより、スパッタ
直後には、正負バイアスともTiN,WNのリーク電流
が少なくなっているが、800℃での熱処理を行った後
には、Moのリーク電流が最も少なく、次いでMoNの
リーク電流が少なくなっている。
【0014】(2) 測定結果2 図6(a),(b)は、リーク電流(J)が1μA/c
2流れるゲート電圧(VG)を絶縁破壊電圧(VBD)と
定義し、図3のスパッタ直後(As sputtered)のVBD
酸化タンタル膜のteff(SiO2換算膜厚)依存性を示
す図である。又、図7(a),(b)は、図3の上部電
極26aの形成後に800℃で熱処理した後のVBDの酸
化タンタル膜のteff 依存性を示す。図6(a),図7
(a)は上部電極(gate)26aに正バイアスを印加し
たときのVBD、又図6(b),図7(b)は負バイアス
を印加したときのVBDである。これより、いずれのt
eff においても、スパッタ直後には正負バイアスともT
iN,WNのVBDが大きいが、800℃での熱処理を行
った後には、いずれのteff においても、MoのVBD
最も大きく、次いでMoNのVBDが大きくなっている。
以上のように、本実施例のキャパシタ及びその製造方法
では、次のような利点を有している。
【0015】本実施例では、上部電極26aをMo膜又
はMoN膜で形成したので、該上部電極26aの形成後
に窒素(N2)雰囲気中において800℃で30分間の熱
処理を行った後に、図5(a),(b)に示すように、
リーク電流が他の電極材料に比べて少なくなっており、
良好な特性を示す。又、図7(a),(b)に示すよう
に、いずれの酸化タンタル膜厚においても、上部電極2
6aをMo膜又はMoN膜とすることにより、絶縁破壊
電圧を大きくすることができる。このように、上部電極
26aをMo膜又はMoN膜で形成することにより、耐
熱性のあるTa2 5 キャパシタが得られる。本発明
は、上記実施例に限定されず、種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 (a) 第1の実施例では、上部電極17aをW膜で形
成しているが、これを第2の実施例と同様に、Mo膜又
はMoN膜で形成すれば、第2の実施例と同様に、絶縁
破壊電圧を大きくすることができ、耐熱性のあるTa2
5 キャパシタが得られる。 (b) 図1(A)〜(F)、及び図3(A)〜(E)
の工程において、上記実施例と異なる使用材料や製造条
件でキャパシタを製造することも可能である。
【0016】
【発明の効果】以上詳細に説明したように、第1の発明
によれば、SiN膜とTa25膜との間に、SiO2
を設けたので、Ta25膜の形成後の高温熱処理の際に
該Ta25 膜とSiN膜が反応してリーク電流が増加
するのを防止できる。そのため、Ta25膜の形成後に
高温での熱処理を行っても、高容量で、リーク電流が少
なく、さらにTDDB寿命も充分に長い、キャパシタが
得られる。第2の発明によれば、上部電極をMo膜又は
MoN膜で形成したので、絶縁破壊電圧を大きくするこ
とができ、耐熱性のあるTa25キャパシタが得られ
る。第3及び第4の発明によれば、Ta25膜の形成前
に、NH3 ガス雰囲気中において熱処理することによ
り、ポリシリコン膜の下部電極上に例えば1〜2nmの
膜厚のSiN膜が形成され、次いでO2 あるいは水蒸気
雰囲気中において熱処理することにより、このSiN膜
の表面が酸化されてSiN膜上に例えば0.5〜1nm
の極薄のSiO2 膜が形成される。SiN膜は、Ta2
5膜の緻密化及び欠陥密度削減のために行うO2 雰囲
気中での熱処理の際に、ポリシリコン膜の下部電極が酸
化されSiO2 膜となって容量低下を引き起こすことを
防止できる。さらに、極薄のSiO2膜は、Ta2 5
の形成後の高温熱処理の際に、Ta25膜とSiN膜が
反応してリーク電流が増加するのを防止する。そのた
め、Ta25膜の形成後の高温での熱処理を行った後
も、高容量で、リーク電流が少なく、さらにTDDB寿
命も充分に長い、キャパシタが得られる。第5の発明に
よれば、上部電極をMo膜又はMoN膜で形成したの
で、絶縁破壊電圧を大きくすることができ、耐熱性のあ
るTa2 5 キャパシタが得られる。第6の発明によれ
ば、Ta25膜上にMo膜又はMoN膜からなる上部電
極を形成するので、その上部電極の形成後に例えばN2
雰囲気中において800℃で30分間の熱処理を行って
も、リーク電流が少なく、絶縁破壊電圧を大きくするこ
とができる。従って、耐熱性のあるTa25キャパシタ
を製造できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例のキャパシタの製造方法
を説明するための製造工程図である。
【図2】従来のキャパシタの製造方法を説明するための
製造工程図である。
【図3】本発明の第2の実施例のキャパシタの製造方法
を説明するための製造工程図である。
【図4】図3の上部電極のリーク電流(J−VG )特性
図である。
【図5】図3の上部電極形成後に熱処理した後のリーク
電流(J−VG )特性図である。
【図6】図3のスパッタ直後の絶縁破壊電圧(VBD)の
酸化タンタル膜のSiO2 換算膜厚(teff )依存性を
示す図である。
【図7】図3の上部電極形成後に熱処理した後の絶縁破
壊電圧(VBD)の酸化タンタル膜のSiO2 換算膜厚
(teff )依存性を示す図である。
【符号の説明】
11,21 シリコン基板 12,15,22,25 SiO2 膜 13,23 ポリシリコン膜 13a,23a 下部電極 14 SiN膜 16,24 Ta2 5 膜 17a,26a 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/108

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 不純物を含有するポリシリコン膜で形成
    された下部電極と、前記下部電極の表面が窒化されて形
    成された窒化シリコン膜と、前記窒化シリコン膜上に形
    成されたキャパシタ絶縁膜であるタンタルオキサイド膜
    と、前記タンタルオキサイド膜上に形成された上部電極
    とを、備えたキャパシタにおいて、 前記窒化シリコン膜と前記タンタルオキサイド膜との間
    に、該窒化シリコン膜の表面を酸化して形成した酸化シ
    リコン膜を設けたことを特徴とするキャパシタ。
  2. 【請求項2】 前記上部電極は、モリブデン膜又は窒化
    モリブデン膜で形成したことを特徴とする請求項1記載
    のキャパシタ。
  3. 【請求項3】 不純物を含有するポリシリコン膜をエッ
    チングして下部電極を形成する工程と、 アンモニアガス雰囲気中で熱処理を行って前記下部電極
    上に窒化シリコン膜を形成する工程と、 酸素又は水蒸気雰囲気中で熱処理を行って前記窒化シリ
    コン膜上に極薄の酸化シリコン膜を形成する工程と、 前記酸化シリコン膜上にキャパシタ絶縁膜であるタンタ
    ルオキサイド膜を形成する工程と、 熱処理を行った後に前記タンタルオキサイド膜上に上部
    電極を形成する工程とを、 順に施すことを特徴とするキャパシタの製造方法。
  4. 【請求項4】 前記窒化シリコン膜の厚さを1〜3nm、
    前記酸化シリコン膜の厚さを0.5〜1nmとすることを
    特徴とする請求項3記載のキャパシタの製造方法。
  5. 【請求項5】 不純物を含有するポリシリコン膜で形成
    された下部電極と、熱酸化によって前記下部電極の表面
    に形成された酸化シリコン膜と、前記酸化シリコン膜上
    に形成されたキャパシタ絶縁膜であるタンタルオキサイ
    ド膜と、前記タンタルオキサイド膜上に形成された上部
    電極とを、備えたキャパシタにおいて、 前記上部電極は、モリブデン膜又は窒化モリブデン膜で
    形成したことを特徴とするキャパシタ。
  6. 【請求項6】 不純物を含有するポリシリコン膜をエッ
    チングして下部電極を形成する工程と、 前記下部電極上にキャパシタ絶縁膜であるタンタルオキ
    サイド膜を形成する工程と、 酸素ガス雰囲気中で熱処理を行って前記下部電極と前記
    タンタルオキサイド膜との間に酸化シリコン膜を形成す
    る工程と、 前記タンタルオキサイド膜上にモリブデン膜又は窒化モ
    リブデン膜からなる上部電極を形成する工程とを、 順に施すことを特徴とするキャパシタの製造方法。
JP5204930A 1993-08-19 1993-08-19 キャパシタ及びその製造方法 Withdrawn JPH0758295A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5204930A JPH0758295A (ja) 1993-08-19 1993-08-19 キャパシタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5204930A JPH0758295A (ja) 1993-08-19 1993-08-19 キャパシタ及びその製造方法

Publications (1)

Publication Number Publication Date
JPH0758295A true JPH0758295A (ja) 1995-03-03

Family

ID=16498713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5204930A Withdrawn JPH0758295A (ja) 1993-08-19 1993-08-19 キャパシタ及びその製造方法

Country Status (1)

Country Link
JP (1) JPH0758295A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992801A (ja) * 1995-09-19 1997-04-04 Samsung Electron Co Ltd 半導体装置のキャパシタ形成方法
JP2001203339A (ja) * 1999-11-09 2001-07-27 Hyundai Electronics Ind Co Ltd 半導体素子のキャパシタ製造方法
US6982472B2 (en) 2003-02-28 2006-01-03 Kabushiki Kaisha Toshiba Semiconductor device and capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992801A (ja) * 1995-09-19 1997-04-04 Samsung Electron Co Ltd 半導体装置のキャパシタ形成方法
JP2001203339A (ja) * 1999-11-09 2001-07-27 Hyundai Electronics Ind Co Ltd 半導体素子のキャパシタ製造方法
US6982472B2 (en) 2003-02-28 2006-01-03 Kabushiki Kaisha Toshiba Semiconductor device and capacitor

Similar Documents

Publication Publication Date Title
JP2786071B2 (ja) 半導体装置の製造方法
EP1020901B1 (en) Method for making an integrated circuit capacitor including tantalum pentoxide
JP3451943B2 (ja) 半導体素子のキャパシタ形成方法
KR100207467B1 (ko) 반도체 장치의 커패시터 제조 방법
US5318920A (en) Method for manufacturing a capacitor having a rough electrode surface
US4959745A (en) Capacitor and method for producing the same
US20060275991A1 (en) Method of manufacturing a semiconductor integrated circuit device
KR0144932B1 (ko) 반도체 장치의 캐패시터 및 그 제조방법
US5023750A (en) Electronic component having improved low resistance contact and manufacturing method therefor
US6468856B2 (en) High charge storage density integrated circuit capacitor
US20030235968A1 (en) Capacitor with oxidation barrier layer and method for manufacturing the same
JPS607389B2 (ja) 半導体装置の製造方法
JPH05335483A (ja) 半導体装置の製造方法
JPH05167008A (ja) 半導体素子の製造方法
JPH0758295A (ja) キャパシタ及びその製造方法
JP2001196368A (ja) 薄膜誘電体を備えた電界効果デバイスおよびコンデンサを作製する方法およびその結果得られるデバイス
JPH1126722A (ja) 半導体装置及びその製造方法
TWI833544B (zh) 半導體結構及其製造方法
JP2000252432A (ja) 半導体装置および半導体装置の製造方法
JP3106620B2 (ja) 誘電体薄膜の製造方法及び容量素子の製造方法
JPH07263573A (ja) 半導体装置及びその製造方法
KR19980057041A (ko) 반도체 장치 제조 방법
JPS62219659A (ja) Mos型半導体記憶装置
JPH11135755A (ja) 半導体装置の製造方法
JP2891562B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001031