KR20030022056A - 반도체장치의 제조방법 - Google Patents

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KR20030022056A
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츠즈미타니아키히코
오쿠노야스토시
나가이도시히코
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 절연막과 전극 또는 배선과의 밀착성을 충분히 유지할 수 있도록 하는 동시에, 용량소자의 유전율의 저하를 막을 수 있도록 한다.
용량소자 형성용의 오목부(6)가 형성된 제 3 층간절연막(5) 상에 금속층(7A)을 형성한 후, 수세에 의해 금속층(7A)에 대하여 산화처리를 행한다. 이로 인해, 충분히 산화한 금속층(7A)으로 이루어지는 밀착층(7)이 형성된다. 그 후, 밀착층(7) 상에 용량소자의 하부전극이 되는 Pt막(8A)을 형성한다.

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 절연막 상에 밀착층을 끼워서 형성된 전극 또는 배선을 구비한 반도체장치의 제조방법에 관한 것이다.
반도체 메모리에서는 디자인의 미세화에 의해 메모리셀부의 축소가 진행되고 있다. 예를 들어, 반도체 메모리의 하나인 DRAM(Dynamic Random Access Memory)의 메모리셀은 패스 게이트 트랜지스터와, 용량을 축적해 두기 위한 커패시터로 구성되어 있다. 이 DRAM에서는 메모리셀이 축소하여 커패시터의 기판으로의 투영면적(이하, 커패시터 면적이라 칭함)이 작아진 경우에도, 소비전력을 저감하기 위해서, 그리고, 소프트 에러를 방지하기 위해서, 커패시터의 축적용량을 감소시킬 수는 없다. 커패시터의 축적용량은 일반적으로, 커패시터를 구성하는 절연막(용량절연막)에 이용되는 유전체재료의 비유전률과 커패시터 면적에 비례하고 용량절연막의 막두께에 반비례한다. 그런데, 커패시터의 축적용량을 증대시키기 위해서 용량절연막의 막두께를 얇게 하면, 커패시터의 누설전류가 증가한다. 그 결과, 메모리셀의 재생사이클을 짧게 할 필요가 생기므로, 소비전력이 증대해 버린다. 즉, 용량절연막의 박막화에는 한계가 있다.
그래서, 최근, 커패시터의 축적용량을 증대하는 방법으로서, 비유전률이 높은 유전체(고유전체)재료를 용량절연막에 이용하는 방법이 연구되고 있다. 고유전체재료로서는 산화알루미늄 혹은 오산화 탄탈(조성식 Ta2O5) 등의 금속산화물, 또는 페로브스카이트 결정구조를 갖는 바륨 스트론튬 티탄 옥사이드(조성식(Ba(1-x)Srx) TiO3:이하, BST로 칭함), 납지르코늄티탄 옥사이드(이하, PZT로 칭함) 혹은 스트론튬 비스무스 탄탈 옥사이드(이하, SBT로 칭함) 등의 재료가 상세히 연구되고 있다.
이러한 고유전체재료를 이용하여 절연막을 형성할 때에는 일반적으로, 화학반응을 이용하는 경우가 많기 때문에, 또한, 산화성 분위기 중에서 절연막형성을 행하기 때문에, 종래부터 이용되고 있는 실리콘을 전극재료로서 이용한 경우, 실리콘이 용이하게 산화되어 버린다. 즉, 비유전률이 작은 실리콘산화막이 형성되어 버리기 때문에, 커패시터의 축적용량을 크게 하는 것이 곤란해진다. 따라서, 이러한 고유전체재료를 용량절연막에 이용한 커패시터의 전극에는 귀금속 또는 고융점 금속 등이 이용된다. 또한, 고유전체재료 대신에 강유전체재료를 용량절연막에 이용한 커패시터의 전극에도 귀금속 또는 고융점금속 등이 이용된다.
구체적으로는, 오산화탄탈이라는 고유전체재료를 용량절연막에 이용한 경우에는 루테늄(원소기호 Ru), 텅스텐(원소기호 W) 또는 몰리브덴(원소기호 Mo) 등이 전극에 사용된다. 또한, BST를 용량절연막에 이용한 경우에는 Ru, 이산화루테늄(조성식 RuO2), 백금(원소기호 Pt) 또는 이리듐(원소기호 Ir) 등이 전극에 사용된다. 또한, SBT 또는 PZT라는 강유전체재료를 용량절연막에 이용한 경우에는 Pt, Ir 또는 이산화이리듐(조성식 IrO2) 등이 전극으로서 사용된다.
도 3은 용량절연막에 BST를 이용한 종래의 커패시터의 단면구조를 나타내고 있다.
도 3에 나타낸 바와 같이, 메모리셀 트랜지스터(도시생략)가 형성된 반도체기판(51) 상에 층간절연막(52)이 형성되어 있다. 층간절연막(52)에는 전술한 메모리셀 트랜지스터와 접속하는 플러그(53)가 형성되어 있다. 플러그(53)의 위를 포함하는 층간절연막(52) 상에 밀착층(54)을 끼고 하부전극(55)이 형성되어 있다. 밀착층(54)은 티탄(원소기호 Ti) 혹은 탄탈(원소기호 Ta) 또는 그들 금속의 산화물 혹은 질화물로 이루어진다. 하부전극(55) 상에는 용량절연막(56)이 하부전극(55)의 상면 및 측면을 덮도록 형성되어 있다. 용량절연막(56) 상에는 상부전극(57)이 형성되어 있고, 하부전극(55), 용량절연막(56) 및 상부전극(57)의 3층구조에 의해서 커패시터가 구성되어 있다. 하부전극(55) 및 상부전극(57)은 Pt로 이루어진다. 용량절연막(56)은 두께 약 25nm의 BST막으로 이루어진다.
여기서, 하부전극(55)의 절연막에 대한 밀착성은 약하기 때문에, 하부전극(55)을 층간절연막(52) 상에 직접 형성한 경우에는 하부전극(55)이 층간절연막(52)으로부터 박리해버릴 가능성이 있다. 그래서, Ti 혹은 Ta 등의 금속 또는 그들 금속의 산화물(TiOx, TaOx등) 혹은 질화물(TiNx, TaNx등)로 이루어지는 밀착층(54)을 하부전극(55)과 층간절연막(52)과의 사이에 개재시킴으로써, 하부전극(55)의 하지절연막에 대한 밀착성을 개선하고 있다. 또, 최근에는 밀착층(54)의재료로서, 티탄알루미늄, 탄탈실리콘 또는 탄탈알루미늄 등의 산화물 또는 질화물도 사용되는 경우가 있다.
그러나, 전술한 바와 같은 밀착층은 고융점금속 또는 귀금속으로 이루어지는 전극과 비교하면 매우 산화되기 쉽다. 또한, 밀착층의 두께 또는 그 형성방법에 의해서는, 밀착층을 구성하는 금속원자(이하, 밀착층 금속이라 칭함)가 하부전극 내를 확산하여 하부전극 표면으로 석출해 버린다. 이 상태로 BST막 등의 고유전체막을 용량절연막으로서 성막하면, 통상, 고유전체막은 300∼700℃ 정도의 산화분위기 중에서 성막되기 때문에, 하부전극 표면에 석출된 밀착층 금속이 산화되어 버린다. 그 결과, 하부전극 표면에 형성된 산화층에 의해서 체적팽창이 생기므로, 커패시터 부분에 여분의 힘이 가해지거나 또는 막이 박리되거나 한다.
그에 대하여, 미리 충분히 산화한 밀착층을 형성해 놓음으로써, 밀착층 금속이 전극 내를 확산하여 전극 표면에 석출하는 것을 억제하는 방법이 고안된다. 그러나, 밀착층으로서 예를 들어, 산화티탄(TiOx)막을 형성하는데 있어서, 산화분위기 중에서 Ti막에 대하여 어닐링을 행하여 TlOx막을 형성하거나, Ti와 산소를 기상으로 반응시키면서 TiOx막을 퇴적하거나 또는 반응성 스퍼터링법을 이용하여 Ti를 스퍼터 할 때에 산소를 혼입함으로써 TiOx막을 퇴적한 경우에는, 이하와 같은 문제가 생긴다.
즉, 산화분위기 중에서 Ti막을 어닐링하는 방법의 경우, 500℃ 이상의 온도가 필요하기 때문에, 기판 상에 이미 작성되어 있는 트랜지스터의 소스·드레인영역 등에 포함되는 불순물이 재확산을 일으키므로, 원하는 트랜지스터 특성을 얻을 수 없다.
또한, Ti와 산소를 반응시키면서 TiOx막을 퇴적하는 방법의 경우, 또는 반응성 스퍼터링법을 이용하여 TiOx막을 퇴적하는 방법의 경우, Ti가 충분히 산화되지 않기 때문에, 앞서 설명한 바와 같이, 하부전극이 되는 Pt막(즉 Pt 전극) 내를 Ti원자가 확산하여 Pt 전극 표면으로 석출해 버린다. 이 때문에, Pt 전극 상에, 비유전률이 높은 BST막, Ta2O5막 또는 PZT막 등을 용량절연막으로서 성막할 때에, Pt 전극 표면에 석출된 Ti원자가 산화되고, 그로 인하여, 비유전률이 낮은 Ti 산화막이 Pt 전극 표면에 형성되어 버린다. 그 결과, 이 Ti 산화막의 형성에 기인하여, 하부전극과 용량절연막과의 사이에 여분의 힘이 발생하여 막이 박리된다. 또한, 이 Ti 산화막의 비유전률이 낮기 때문에, 결과적으로 커패시터의 축적용량을 크게 할 수 없다.
또한, Ti원자가 Pt 전극표면에 석출된 경우, Pt 전극 상에 형성되는 용량절연막 예를 들어, BST막에서의 Ba, Sr 및 Ti의 조성 밸런스가 Pt 전극 표면에 석출되는 Ti원자의 영향으로 붕괴되기 때문에, BST막의 원하는 특성을 얻을 수 없게 된다. 또한, Ti원자가 Pt 전극 표면에 석출된 경우에 있어서, PZT 또는 SBT 등의 페로브스카이트구조를 가지는 강유전체재료를 용량절연막에 이용하고 있는 경우, 페로브스카이트구조 내로 Ti원자가 들어가버리는 결과, 전술한 바와 같은 강유전체재료를 이용한 용량절연막에 요구되는 원하는 막특성을 얻을 수 없게 된다.
그런데, 도 3에 나타내는 종래예와 같이 스택형의 커패시터구조에서는 밀착층의 막두께가 10nm 이상으로 두껍게 되더라도 특별히 문제는 없다. 한편, 도 4의 (a)에 나타내는 바와 같은 컵형의 커패시터구조에서는 하부전극의 박막화와 함께 밀착층의 박막화가 요구된다.
도 4의 (a)는 종래의 컵형 커패시터의 단면구성도이고, 도 4의 (b)는 도 4의 (a)에 나타내는 커패시터에서의 하부전극의 두께(밀착층의 두께를 포함한다)와, 상부전극이 형성되는 컵(오목부)의 애스펙트비와의 관계를 나타내는 특성도이다.
도 4의 (a)에 나타내는 바와 같이, 절연막(60)에는 커패시터 형성용의 오목부(60a)가 설치되어 있는 동시에, 절연막(60)에서의 오목부(60a)의 하방에 플러그(61)가 매설되어 있다. 플러그(61)의 상면을 포함하는 오목부(60a)의 저부 및 오목부(60a)의 벽면에는 밀착층(도시생략)을 끼워 하부전극(62)이 형성되어 있고, 이로 인하여 오목부(60b)가 생긴다. 또한, 오목부(60b)를 포함하는 절연막(60) 상에는 오목부(60c)가 생기도록 용량절연막(63)이 형성되어 있다. 또한, 용량절연막(63) 상에는 오목부(60d)가 생기도록 상부전극(64)이 형성되어 있다. 즉, 하부전극(62), 용량절연막(63) 및 상부전극(64)의 3층구조에 의해서 컵형 커패시터가 구성되어 있다. 여기서, 하부전극(62) 및 상부전극(64)은 Pt막으로 이루어진다. 또한, 용량절연막(63)은 두께 25nm의 BST막으로 이루어진다.
또, 도 4의 (a)에서, 밀착층은 하부전극(62)과 일체적으로 나타내고 있는 것으로 한다. 또한, 도 4의 (a)에서, α는 밀착층의 두께를 포함하는 하부전극(62)의두께를 나타내고 있고, β는 메모리셀간의 격리판 폭을 나타내고 있으며, 2F는 컵형 커패시터의 배열 피치를 나타내고 있다.
또한, 도 4의 (b)에 나타내는 바와 같이, 하부전극(밀착층을 포함함)(62)의 두께 α가 커지면, 그에 따라, 상부전극(64)이 형성되는 오목부(컵)(60c)의 애스펙트비가 매우 커지기 때문에, 상부전극(64)의 형성이 실질적으로 불가능하게 된다. 또한, 도 4의 (b)에 나타내는 바와 같이, 컵형 커패시터의 배열 피치 2F(도면 중에서는 2F의 반값 F를 나타내고 있다)가 작아짐에 따라서, 같은 크기의 α로 비교했을 때의 전술한 애스펙트비가 커져 간다.
따라서, 컵형 커패시터에서는 메모리셀의 미세화에 따라서, 하부전극의 두께와 함께 밀착층의 두께를 작게 하지 않으면, 컵의 내까지 상부전극을 매설하는 것이 곤란하게 된다.
또, 도 4의 (b)에 나타내는 결과는 격리판 폭 β를 50nm로 일정하게 유지하면서, 배열 피치 2F의 반값 F를 O.10㎛, 0.13㎛, 0.15㎛로 변화시킴으로써 얻어진 것이다. 여기서, 반값 F는 트랜지스터의 디자인룰(design rule)로서, 현재의 DRAM에서는, 이 트랜지스터의 디자인룰 F에 대하여, 메모리셀이 2F ×4F = 8F2의 면적을 가지도록 디자인되어 있다. 즉, 커패시터의 피치는 단변방향이 2F, 장변방향이 4F가 된다. 따라서, 도 4의 (a)는 컵형 커패시터에서의 단변방향의 단면구조를 나타내고 있다.
상기에 감안하여, 본 발명은 절연막과 전극 또는 배선과의 밀착성을 충분히유지할 수 있고, 용량소자를 형성하는 경우에 유전율의 저하를 막을 수 있으며, 또한, 오목부에 매설된 전극을 갖는 컵형 커패시터 등의 용량소자를 형성하는 경우에 전극의 형성을 용이하게 행할 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1의 (a)∼(e)는 본 발명의 일실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 2의 (a)∼(c)는 본 발명의 일실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도.
도 3은 종래의 커패시터의 단면구조를 나타내는 도면.
도 4의 (a)는 종래의 컵형 커패시터의 단면구성도이고, (b)는 (a)에 나타내는 커패시터에서의 하부전극의 두께(밀착층의 두께를 포함한다)와, 상부전극이 형성되는 컵(오목부)의 애스펙트비와의 관계를 나타내는 특성도.
* 도면의 주요부분에 대한 부호의 설명*
1 : 실리콘 기판 2 : 제 1 층간절연막
2a : 접속구멍 3 : 폴리실리콘 플러그
4 : 제 2 층간절연막 5 : 제 3 층간절연막
6 : 오목부 7A : 금속층
7 : 밀착층 8A : Pt막
8 : 하부전극 9 : 실리콘산화막
1O : 용량절연막 11 : 상부전극
12 : 제 4 층간절연막 13 : 컨택트플러그
14 : 상층배선 15 : 보호절연막
상기의 목적을 달성하기 위해서, 본 발명에 관한 제 1 반도체장치의 제조방법은 절연막 상에 금속층을 형성하는 공정과, 산화력을 가지는 액체를 이용하여 금속층에 대하여 산화처리를 행함으로써 밀착층을 형성하는 공정과, 밀착층 상에 전극 또는 배선을 형성하는 공정을 구비하고 있다.
제 1 반도체장치의 제조방법에 의하면, 절연막 상에 금속층을 형성한 후, 산화력을 가지는 액체를 이용하여 금속층에 대하여 산화처리를 행하기 때문에, 금속층을 충분히 산화할 수 있고, 그로 인하여 형성된 밀착층 상에 전극 또는 배선을 형성할 수 있다. 이 때문에, 밀착층 내의 금속원자가 전극 또는 배선의 내를 확산하여 전극 또는 배선의 표면에 석출되는 일이 없기 때문에, 전극 또는 배선을 형성한 후의 공정에서 전극 또는 배선의 표면에 산화막이 형성되는 일이 없다. 그 결과, 산화물의 체적팽창에 기인하는 막의 박리를 방지할 수 있으므로, 밀착성이 양호한 밀착층을 형성할 수 있다. 따라서, 전극 또는 배선과 절연막과의 밀착성을 충분히 유지할 수 있는 반도체장치를 제조할 수 있다.
또한, 제 1 반도체장치의 제조방법을 이용하여 용량소자를 형성한 경우, 하부전극 아래쪽의 밀착층 내의 금속원자가 하부전극 표면에 석출되는 일이 없기 때문에, 하부전극 상에 비유전율이 높은 재료로 이루어지는 용량절연막을 형성할 때에 비유전률이 낮은 산화막이 하부전극 표면에 형성되는 일이 없다. 따라서, 용량소자의 유전율의 저하 즉, 축적용량의 저하를 방지할 수 있다.
제 1 반도체장치의 제조방법에서, 금속층은 티탄으로 이루어지는 것이 바람직하다.
이와 같이 하면, 티탄금속층을 충분히 산화하여, 산화티탄으로 이루어지는 밀착성이 양호한 밀착층을 확실히 형성할 수 있다.
제 1 반도체장치의 제조방법에서, 금속층의 두께는 1nm 이상이고 1Onm 이하인 것이 바람직하다.
이와 같이 하면, 전술한 바와 같은 효과에 덧붙여서, 금속층의 두께를 1nm 이상이고 1Onm 이하로 설정하고 있기 때문에, 밀착성을 충분히 유지하면서 금속층을 충분히 산화하여 밀착층을 형성할 수 있다. 또한, 밀착층이 되는 금속층의 두께가 1nm 이상이고 1Onm 이하로 얇기 때문에, 제 1 반도체장치의 제조방법을 컵형 커패시터의 형성에 적용한 경우, 상부전극이 매설되는 컵(오목부)의 애스펙트비의 증대를 방지할 수 있다. 따라서, 상부전극을 용이하게 형성할 수 있다.
제 1 반도체장치의 제조방법에서, 산화력을 가지는 액체는 물, 과산화수소 또는 오존수인 것이 바람직하다.
이와 같이 하면, 금속층을 충분히 산화하여, 밀착성이 양호한 밀착층을 확실히 형성할 수 있다.
본 발명에 관한 제 2 반도체장치의 제조방법은 절연막 상에 금속층을 형성하는 공정과, 산화력을 가지는 액체를 이용하여 금속층에 대하여 산화처리를 행함으로써 밀착층을 형성하는 공정과, 밀착층 상에 제 1 전극을 형성하는 공정과, 제 1 전극 상에 용량절연막을 형성하는 공정과, 용량절연막 상에 제 2 전극을 형성하는 공정을 구비하고 있다.
제 2 반도체장치의 제조방법에 의하면, 절연막 상에 금속층을 형성한 후, 산화력을 가지는 액체를 이용하여 금속층에 대하여 산화처리를 행하기 때문에, 금속층을 충분히 산화할 수 있고, 그로 인하여 형성된 밀착층 상에 제 1 전극(용량소자의 하부전극)을 형성할 수 있다. 이 때문에, 밀착층 내의 금속원자가 하부전극 내를 확산하여 하부전극의 표면에 석출되는 일이 없기 때문에, 하부전극 상에 비유전률이 높은 재료로 이루어지는 용량절연막을 형성할 때에 하부전극 표면에 산화막이 형성되는 일이 없다. 그 결과, 산화물의 체적팽창에 기인하는 막의 박리를 방지할 수 있으므로, 밀착성이 양호한 밀착층을 형성할 수 있다. 또한, 비유전율이 낮은 산화막이 하부전극 표면에 형성되는 일이 없기 때문에, 용량소자의 유전율의 저하 즉, 축적용량의 저하를 방지할 수 있다. 따라서, 하부전극과 하지절연막과의 밀착성이 충분히 유지되고 또한 축적용량이 충분히 확보된 용량소자를 갖는 반도체장치를 제조할 수 있다.
제 2 반도체장치의 제조방법에서, 금속층은 티탄으로 이루어지는 것이 바람직하다.
이와 같이 하면, 티탄금속층을 충분히 산화하여, 산화티탄으로 이루어지는 밀착성이 양호한 밀착층을 확실히 형성할 수 있다.
제 2 반도체장치의 제조방법에서, 금속층의 두께는 1nm 이상이고 10 nm 이하인 것이 바람직하다.
이와 같이 하면, 전술한 바와 같은 효과에 덧붙여서, 금속층의 두께를 1nm 이상이고 1Onm 이하로 설정하고 있기 때문에, 밀착성을 충분히 유지하면서 금속층을 충분히 산화하여 밀착층을 형성할 수 있다. 또한, 밀착층이 되는 금속층의 두께가 1nm 이상이고 10nm 이하로 얇기 때문에, 제 2 반도체장치의 제조방법을 컵형 커패시터의 형성에 적용한 경우, 상부전극이 매설되는 컵(오목부)의 애스펙트비의 증대를 방지할 수 있다. 따라서, 상부전극을 컵의 바닥까지 용이하게 형성할 수 있으므로, 커패시터의 제조수율을 향상시킬 수 있다.
제 2 반도체장치의 제조방법에서, 산화력을 가지는 액체는 물, 과산화수소수 또는 오존수인 것이 바람직하다.
이와 같이 하면, 금속층을 충분히 산화하여 밀착성이 양호한 밀착층을 확실히 형성할 수 있다.
(실시예)
이하, 본 발명의 일실시예에 관한 반도체장치의 제조방법에 대하여, 컵형 커패시터구조를 가지는 용량소자를 형성하는 경우를 예로 하여 도면을 참조하면서 설명한다.
도 1의 (a)∼(e) 및 도 2의 (a)∼(c)는 본 발명의 일실시예에 관한 반도체장치의 제조방법의 각 공정을 나타내는 단면도이다.
우선, 도 1의 (a)에 나타내는 바와 같이, 예를 들어, DRAM셀 등을 구성하는메모리셀 트랜지스터의 게이트전극 및 소스·드레인영역 등(도시생략)이 형성되어 있고, 예를 들어, 직경이 8인치인 웨이퍼로 이루어지는 실리콘 기판(1) 상에, 예를 들어, CVD법에 의해 실리콘산화막으로 이루어지는 제 1 층간절연막(2)을 형성한다. 이어서, 예를 들어, 리소그래피기술 및 건식에칭 기술을 이용하여, 제 1 층간절연막(2)을 관통하여 실리콘 기판(1)의 소정부분(DRAM셀의 경우에는 메모리셀 트랜지스터의 소스영역)에 도달하는 접속구멍(2a)을 형성한다. 그 후, 접속구멍(2a)에 폴리실리콘막을 매설하여 폴리실리콘 플러그(3)를 형성한다.
다음에, 도 1의 (b)에 나타내는 바와 같이, 실리콘 기판(1) 상에, 예를 들어, CVD(chemical vapor deposition)법에 의해, 실리콘산화막으로 이루어지는 제 2 층간절연막(4) 및 실리콘질화막으로 이루어지는 제 3 층간절연막(5)을 차례로 형성한다. 이어서, 예를 들어, 리소그래피기술 및 건식에칭 기술을 이용하여, 제 2 층간절연막(4) 및 제 3 층간절연막(5)을 관통하여 폴리실리콘 플러그(3)의 직상부에 도달하는 오목부(6)를 형성한다. 여기서, 오목부(6)의 직경은 예컨대, 0.40㎛이고, 제 1 층간절연막(2)에 형성한 접속구멍(2a)의 직경은 예컨대, 0.15㎛이다.
다음에, 도 1의 (c)에 나타내는 바와 같이, 오목부(6)의 저부 및 벽면을 포함하는 제 3 층간절연막(5) 상에, 예를 들어, Ti로 이루어지는 두께 1∼1Onm 정도(예컨대, 3nm)의 금속층(7A)을 형성한다. 그 후, 금속층(7A)에 대하여 수세를 5분간 정도 행한다. 그 때, 수세의 온도는 25∼50℃ 정도가 적당하다. 이로 인하여, 도 1의 (d)에 나타내는 바와 같이, 금속층(7A)을 산화하여 산화티탄(TiOx)으로 이루어지는 밀착층(7)을 형성할 수 있다. 이 때, 금속층(7A)의 두께가 1nm 이상이고 1Onm 이하이면 수세에 의해 금속층(7A)을 충분히 산화시킬 수 있고, 그로 인하여 형성된 충분히 산화된 TiOx막은 밀착성이 우수한 밀착층(7)이 된다. 한편, 금속층(7A)의 두께가 1nm 미만이면, 밀착층(7)에 의해서 충분한 밀착성을 얻을 수 없다. 또한, 금속층(7A)의 두께가 1Onm를 넘으면, 수세에 의한 금속층(7A)의 산화가 충분히 행하여지지 않고, 그 결과, 밀착층(7) 상에 형성되는 Pt 전극 내를 금속원자(Ti원자)가 확산해 버리게 된다.
또, 금속층(7A)을 산화하기 위한 액체로서는 순수한 물 외에, 과산화수소(H2O2)수 또는 오존(O3)수 등을 이용할 수 있다.
다음에, 도 1의 (e)에 나타낸 바와 같이, 밀착층(7) 상에, 예를 들어, 스퍼터법에 의해, 하부전극이 되는 두께 20nm 정도의 Pt막(8A)을 오목부(6)가 도중까지 매설되도록 형성한다. 여기서, 오목부(6)를 포함하는 제 3 층간절연막(5) 상에, TiOx로 이루어지는 밀착층(7)을 끼워서 Pt막(8A)을 형성함으로써, 오목부(6)를 포함하는 제 3 층간절연막(5) 상에 Pt막(8A)을 직접 형성하는 경우와 비교해서 막의 박리를 방지할 수 있다. 다음에, 예를 들어, CVD법을 이용하여, Pt막(8A) 상에 두께 400nm 정도의 실리콘산화막(9)을 오목부(6)가 완전히 매설되도록 성막한다.
다음에, 도 2의 (a)에 나타내는 바와 같이, 예를 들어, 건식에칭을 이용하여 실리콘산화막(9)에 대하여, 그 표면에서 두께 400nm 분만큼 제거되도록 에칭을 행하고, 그로 인하여, 오목부(6) 내에만 실리콘산화막(9)을 잔존시킨다. 이어서, 잔존하는 실리콘산화막(9)을 마스크로 하여, Pt막(8A)에서의 오목부(6)의 외측부분을, 예컨대, Ar 가스, O2가스 및 Cl2가스를 이용한 건식에칭에 의해 선택적으로 제거함과 동시에, 밀착층(7)에서의 오목부(6)의 외측부분을 선택적으로 제거한다. 이로 인해, 오목부(6)의 벽면 및 저부 상에, Pt막으로 이루어지는 하부전극(8)이 밀착층(7)을 끼워서 형성된다. 그 후, 도 2의 (b)에 나타내는 바와 같이, 오목부(6) 내에 잔존하는 실리콘산화막(9)을 예컨대, HF(hidrogen fluoride) 용액을 이용하여 제거한다.
다음에, 도 2의 (c)에 나타내는 바와 같이, 통상의 방법을 이용하여, 하부전극(8)이 형성된 오목부(6)에 유전체로서의 용량절연막(10) 및 상부전극(11)을 순서대로 형성함으로써, 하부전극(8), 용량절연막(10) 및 상부전극(11)의 3층구조를 가지는 컵형 커패시터를 완성시킨다. 구체적으로는, 오목부(6) 내의 하부전극(8) 상 및 제 3 층간절연막(5)의 소정부분 상에, 예를 들어, CVD법을 이용하여 고유전체재료로 이루어지는 두께 20㎚ 정도의 용량절연막(10)을 형성한 후, 용량절연막(10) 상에, 예컨대, RF 스퍼터법을 이용하여 Pt로 이루어지는 두께 100㎚ 정도의 상부전극(11)을 형성한다.
또, 용량절연막(10)에는 예를 들어, 비유전률이 높은 재료로서, 산화알루미늄 혹은 오산화탄탈 등의 금속산화물 또는 페로브스카이트 결정구조를 갖는 BST, PZT 혹은 SBT 등의 재료를 이용할 수 있다.
다음에, 도 2의 (c)에 나타내는 바와 같이, 상부전극(11) 상을 포함하는 제3 층간절연막(5) 상에, 실리콘산화막으로 이루어지는 제 4 층간절연막(12)을 형성한 후, 제 4 층간절연막(12)을 관통하여 상부전극(11)과 접속하는 컨택트 플러그(13)를 형성한다. 이어서, 제 4 층간절연막(12) 상에, 컨택트 플러그(13)와 접속하는 상층배선(14)을 형성한 후, 상층배선(14)을 덮는 보호절연막(15)을 형성한다. 이로 인해, 컵형 커패시터를 갖는 반도체장치가 완성된다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 용량소자 형성용의 오목부(6)가 형성된 제 3 층간절연막(5) 상에 금속층(7A)을 형성한 후, 수세에 의해 금속층(7A)에 대하여 산화처리를 행하기 때문에, 금속층(7A)을 충분히 산화할 수 있고, 그로 인해 형성된 밀착층(7) 상에 용량소자의 하부전극(8)(Pt 전극)을 형성할 수 있다. 이 때문에, 밀착층(7) 내의 금속원자(Ti원자)가 Pt 전극 내를 확산하여 Pt 전극의 표면에 석출되는 일이 없기 때문에, Pt 전극 상에 비유전률이 높은 재료로 이루어지는 용량절연막(1O)을 형성할 때에 Pt 전극의 표면에 Ti의 산화막이 형성되는 일이 없다. 그 결과, 산화물의 체적팽창에 기인하는 막의 박리를 방지할 수 있기 때문에, 밀착층(7)에 의해서 충분한 밀착강도가 얻어진다. 또한, 비유전률이 낮은 Ti의 산화막이 Pt 전극 표면에 형성되는 일이 없기 때문에, 커패시터의 유전율의 저하 즉, 축적용량의 저하를 방지할 수 있다. 따라서, 하부전극과 하지절연막과의 밀착성이 충분히 유지되고, 또한 축적용량이 충분히 확보된 용량소자를 가지는 반도체장치를 제조할 수 있다.
또한, 본 실시예에 의하면, 밀착층(7)이 되는 금속층(7A)의 두께가 1∼1Onm 정도로 충분히 얇기 때문에, 상부전극(11)의 형성시점에서의 오목부(6)의 애스펙트비, 즉 밀착층(7), 하부전극(8) 및 용량절연막(10)이 순서대로 형성되어 도중까지 매설된 오목부(6)의 애스펙트비가 극단적으로 커지는 일이 없다. 다시 말하면, 상부전극(11)이 형성되는 컵의 애스펙트비의 증대를 방지할 수 있다. 따라서, 상부전극(11)을 컵(오목부(6))의 바닥까지 용이하게 형성할 수 있으므로, 커패시터의 제조수율을 향상시킬 수 있다. 즉, 밀착층(7)을 박막화함으로써, 본 실시예의 방법을 컵형 커패시터의 형성에 용이하게 적용할 수 있다.
또, 본 실시예에서, 수세에 의해 금속층(7A)를 산화하였지만, 이 대신에, 산화력을 갖는 다른 액체, 예를 들어, 과산화수소수 또는 오존수 등을 이용하여 금속층(7A)을 산화시켜도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.
또한, 본 실시예에서, 밀착층(7)의 재료로서 TiOx를 이용하였지만, 밀착층(7)의 재료는 TiOx와 동일한 효과를 발휘할 수 있는 것이라면 특별히 한정되는 것은 아니다. 또한, 밀착층(7)이 되는 금속층(7A)의 재료로서 Ti를 이용하였지만, 이 대신에, Ta, TiAl, TiW, TaAl, TiSi 또는 TaSi 등을 이용해도 된다.
또한, 본 실시예에서, 오목부(6)의 저부 및 벽면 상에 밀착층(7)을 형성하였지만, 이 대신에, 밀착층(7)을 오목부(6)의 저부 상에만 형성해도 된다. 이 경우에도, 밀착층(7)에 의해서 충분한 밀착성(제 1 층간절연막(2)과 하부전극(8)과의 밀착성)을 확보할 수 있다.
또한, 본 실시예에서, 커패시터의 하부전극(하부전극(8))과 하지절연막(제 1 층간절연막(2))과의 사이에서의 밀착층 형성을 대상으로 하였다. 그러나, 본 발명은 이에 한정되지 않고, GaN계 반도체 레이저의 전극과 절연막과의 사이, TFT 액정표시장치의 어드레스선과 절연막과의 사이, 또는 게이트전극선과 절연막과의 사이 등에서의 밀착층 형성을 대상으로 해도 된다.
그러나, 본 실시예에서, 밀착층(7)이 되는 금속층(7A)의 두께, 즉 Ti막의 두께를 1∼1Onm의 범위로 한정하는데 있어서, 본원 발명자들은 다음과 같은 실험을 행하고, 그 실험결과에 기초하여 Ti막의 두께를 전술한 범위로 결정하였다. 이하, 그 실험내용에 대하여 설명한다. 우선, 본원 발명자들은 밀착층으로서 Ti막을 이용한 경우의 Pt막과 절연막과의 밀착성과, Ti막의 막두께와의 관계에 대하여 실험을 행하였다. 그 결과, Ti막의 막두께가 1nm 정도 이상이면, 8N/cm의 점착력을 가지는 테이프를 이용한 박리시험에서도 막의 박리가 일어나지 않았다.
그러나, Ti막을 두껍게 하면(예컨대, Ti막의 두께를 3nm 이상으로 하면), Ti원자가 Pt 전극 내를 확산하여 Pt 전극 표면에 석출되는 현상을 본원 발명자들은 발견했다. 이와 같이 Ti원자가 Pt 전극 표면에 존재하면, Pt 전극 상에 비유전율이 높은 BST막, Ta2O5막 또는 PZT막을 성막하였을 때에 Ti원자가 산화되어 비유전율이 작은 Ti 산화막이 Pt 전극 표면에 형성되고, 그 결과, 커패시터의 용량을 크게 할 수 없다.
또한, Ti원자가 Pt 전극 표면에 존재하는 경우에서 Pt 전극 상에 BST막을 형성하는 경우에는, BST막에서의 Ba, Sr 및 Ti의 조성 밸런스가 Pt 전극 표면에 석출된 Ti원자의 영향으로 무너지기 때문에, BST막의 원하는 특성을 얻을 수 없게 된다. 또한, Ti원자가 Pt 전극 표면에 존재하는 경우에서 Pt 전극 상에 PZT 또는 SBT 등의 페로브스카이트 구조를 가지는 절연막을 형성하는 경우에는, 페로브스카이트 구조 내로 Ti원자가 들어가버리는 결과, 이들 절연막의 원하는 특성를 얻을 수 없게 된다.
또한, 본원 발명자들은 밀착층으로서 산화 Ti막을 이용한 경우의, Pt막과 절연막과의 밀착성과, 산화 Ti막의 막두께와의 관계에 대하여 실험을 행하였다. 여기서, 산화 Ti막을 형성하는데 있어서, 「종래의 기술」에서 설명한 바와 같은 방법을 이용한 경우에는 여러가지 폐해가 생긴다. 즉, 기판 상에 이미 작성되어 있는 트랜지스터의 소스 ·드레인영역 등에 포함되는 불순물이 재확산을 일으키거나, 또는, Ti막에 대하여 충분한 산화처리를 실시하지 않은 것에 기인하여 막의 박리가 일어나기도 한다. 그래서, 본 실시예에서 설명한 바와 같이, Ti막을 성막한 후에 수세에 의해 Ti막을 산화하고, 그로 인해 산화 Ti막을 형성한 바, Ti막이 1nm 정도의 매우 얇은 막인 경우라도, 형성된 산화 Ti막의 밀착성에는 문제가 없었다. 또한, Ti막의 두께를 1∼2Onm로 설정하여 같은 실험을 행한 바, Ti막의 두께가 1Onm를 넘으면 Ti막을 충분히 산화할 수 없음이 판명되었다. 따라서, 본원 발명자들은 밀착층(7)이 되는 Ti막 즉, 금속층(7A)의 두께를 1∼10nm의 범위로 결정하였다.
본 발명에 의하면, 산화력을 가지는 액체를 이용하여, 밀착층이 되는 금속층에 대하여 산화처리를 행하기 때문에, 해당 금속층을 충분히 산화할 수 있다. 이 때문에, 밀착층 내의 금속원자가 전극 또는 배선의 내를 확산하여 전극 또는 배선의 표면에 석출되는 일이 없으므로, 전극 또는 배선을 형성한 후의 공정에서 전극 또는 배선의 표면에 산화막이 형성되는 일이 없다. 그 결과, 산화물의 체적팽창에 기인하는 막의 박리를 방지할 수 있으므로, 밀착성이 양호한 밀착층을 형성할 수 있다. 따라서, 전극 또는 배선과 절연막과의 밀착성을 충분히 유지할 수 있는 반도체장치를 제조할 수 있다.
또한, 본 발명을 이용하여 용량소자를 형성한 경우, 하부전극 하측의 밀착층 내의 금속원자가 하부전극 표면에 석출되는 일이 없으므로, 하부전극 상에 비유전률이 높은 재료로 이루어지는 용량절연막을 형성할 때에 비유전률이 낮은 산화막이 하부전극 표면에 형성되는 일이 없다. 따라서, 용량소자의 유전율의 저하 즉, 축적용량의 저하를 방지할 수 있다.

Claims (8)

  1. 절연막 상에 금속층을 형성하는 공정과,
    산화력을 가지는 액체를 이용하여 상기 금속층에 대하여 산화처리를 행함으로써 밀착층을 형성하는 공정과,
    상기 밀착층 상에 전극 또는 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 금속층은 티탄으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 금속층의 두께는 1nm 이상이고 10nm 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 산화력을 가지는 액체는 물, 과산화수소수 또는 오존수인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 절연막 상에 금속층을 형성하는 공정과,
    산화력을 가지는 액체를 이용하여 상기 금속층에 대하여 산화처리를 행함으로써 밀착층을 형성하는 공정과,
    상기 밀착층 상에 제 1 전극을 형성하는 공정과,
    상기 제 1 전극 상에 용량절연막을 형성하는 공정과,
    상기 용량절연막 상에 제 2 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5항에 있어서,
    상기 금속층은 티탄으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 5항에 있어서,
    상기 금속층의 두께는 1nm 이상이고 10nm 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 5항에 있어서,
    상기 산화력을 가지는 액체는 물, 과산화수소수 또는 오존수인 것을 특징으로 하는 반도체장치의 제조방법.
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