KR100680463B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 장벽 금속층으로 TaN막을 형성하여 Ru 하부 전극과 장벽 금속층의 리프팅 현상을 방지함으로써 탄탈륨 산화막을 유전체막으로 사용하는 캐패시터의 구조 형성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.

캐패시터, 장벽 금속층, TaN막, Ru막, 탄탈륨 산화막

Description

반도체 소자의 캐패시터 제조 방법{Method of forming a capacitor in a semiconductor device}

도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판 12 : 층간 절연막

13 : 플러그 14 : TaN막

15 : 산화막 16 : Ru막

17 : Ta₂O₅막 18 : 상부 전극

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 장벽 금속층으로 TaN막을 형성하여 Ru 하부 전극과 장벽 금속층의 리프팅 현상을 방지함으로써 탄탈륨 산화막을 유전체막으로 사용하는 캐패시터의 구조 형성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자의 고집적화에 따라 기존의 탄탈륨 산화막(Ta₂O₅)을 유전체막으로 사용하는 MIS 구조의 캐패시터에서 충분한 정전 용량을 확보하기 위해서는 탄탈륨 산화막의 두께를 줄이는 방법을 사용할 수 있다. 그러나, 탄탈륨 산화막의 두께가 얇아지면 누설 전류가 증가하는 원인이 된다. 이러한 문제를 해결하기 위하여 하부 전극으로 금속을 사용하여 유효 두께를 낮추어 충분한 정전 용량을 확보함과 동시에 누설 전류도 확보하는 방법이 시도되고 있다.

예를들어, 하부 전극으로 Ru막을 사용할 경우 장벽 금속층은 중요한 역할을 한다. 기존에는 장벽 금속층으로 TiN막을 많이 사용하였다. 그러나, TiN막은 내산화성이 양호하지 않아 Ru막 상부에 탄탈륨 산화막을 증착한 후 후속 고온 공정을 진행하면 Ru막을 통해 침투한 산소에 의해 TiN막이 산화되어 Ru막과 TiN막 사이에 리프팅(lifting)되어 캐패시터의 전기적 특성에 악영향을 미친다.

본 발명의 목적은 하부 전극과 장벽 금속층 사이의 리프팅 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 있다.

본 발명의 다른 목적은 내산화성이 우수한 TaN막을 장벽 금속층으로 사용하여 리프팅 현상을 억제함으로써 안정된 캐패시터의 구조 형성 및 전기적 특성을 개선시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 있다.

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 플러그를 형성한 후, 리프팅 현상 방지를 위한 소정의 형성 방법으로 TaN막을 형성하는 단계와, 전체 구조 상부에 산화막을 형성한 후 상기 TaN막이 노출되도록 패터닝하는 단계와, 전체 구조 상부에 Ru막을 형성한 후 패터닝하여 하부 전극을 형성하는 단계와, 상기 산화막을 제거한 후 전체 구조 상부에 탄탈륨 산화막 및 상부 전극을 순차적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 층간 절 연막(12)을 형성한다. 층간 절연막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 구조 상부에 폴리실리콘막을 형성한 후 콘택홀 상부가 소정 깊이로 노출되도록 과도 식각하여 플러그(13)를 형성한다. 전체 구조 상부에 TaN막(14)을 형성한 후 전면 식각하여 콘택홀이 완전히 매립되도록 한다. TaN막(14)은 실온에서 고체 상태인 탄탈륨 클로라이드(TaCl₅)를 140℃ 이상의 온도를 유지하는 기화기에서 기상 상태로 만든 후 이를 0.1∼2Torr의 압력을 유지하는 반응로에 유입시켜 형성한다. 이때, 반응 가스로는 NH₃를 10∼1000sccm의 양으로 유입하여 사용하고, 반응로내의 웨이퍼를 300∼500℃로 가열시킨다.

도 1(b)를 참조하면, 전체 구조 상부에 산화막(15)을 형성한 후 산화막(15)의 소정 영역을 식각하여 TaN막(14)이 노출되도록 패터닝한다. 전체 구조 상부에 하부 전극으로 Ru막(16)을 형성한다. Ru막(16)은 트리스(2,4-옥타네디오나토)루테늄(tris(2,4-octanedionato)ruthenium)을 기상 상태로 만든 후 0.1∼10Torr의 압력을 유지하는 반응로에 유입하여 증착한다. 이때, 반응 가스로는 산소를 5∼1000sccm 정도 유입하여 사용하고, 반응로내의 웨이퍼를 200∼350℃로 가열시킨다.

도 1(c)를 참조하면, Ru막(16)을 연마하여 산화막(15)을 노출시킨 후 제거한다. 전체 구조 상부에 유전체막으로 탄탈륨 산화막(17)을 형성한 후 상부 전극(18)을 형성한다. 탄탈륨 산화막은 탄탈륨 에칠레이트(Ta(OC₂H₅)₅)를 170∼190℃ 정도의 온도를 유지하는 기화기에서 기상 상태로 만든 후 0.1∼1.2Torr의 압력을 유지하는 반응로에 유입하여 형성한다. 이때, 반응 가스로는 산소를 10∼1000sccm 정도 유입하여 사용하고, 반응로내의 웨이퍼를 300∼400℃로 가열시킨다. 탄탈륨 산화막(17)을 형성한 후 300∼500℃에서 N₂O 플라즈마 또는 UV/O₃ 처리를 실시하고, 500∼700℃의 온도에서 N₂ 가스와 O₂ 가스를 이용하여 급속 열처리 또는 반응로 열처리 공정을 실시한다. 상부 전극(18)으로는 Ru막 또는 TiN막을 형성한다.

상술한 바와 같이 본 발명에 의하면 장벽 금속층으로 TaN막을 형성하여 Ru 하부 전극과 장벽 금속층의 리프팅 현상을 방지함으로써 탄탈륨 산화막을 유전체막으로 사용하는 캐패시터의 구조 형성 및 전기적 특성을 향상시킬 수 있다.

Claims (9)

1. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,

   상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와,

   상기 콘택홀이 매립되도록 플러그를 형성한 후, 리프팅 현상 방지를 위한 소정의 형성 방법으로 TaN막을 형성하는 단계와,

   전체 구조 상부에 산화막을 형성한 후 상기 TaN막이 노출되도록 패터닝하는 단계와,

   전체 구조 상부에 Ru막을 형성한 후 패터닝하여 하부 전극을 형성하는 단계와,

   상기 산화막을 제거한 후 전체 구조 상부에 탄탈륨 산화막 및 상부 전극을 순차적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서, 상기 TaN막은 탄탈륨 클로라이드(TaCl₅)를 기상 상태로 만든 후 0.1∼2Torr의 압력을 유지하고 웨이퍼를 300∼500℃로 가열시키는 반응로에 유입시켜 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 2 항에 있어서, 상기 TaN막을 형성하기 위한 반응 가스로 NH₃를 10 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서, 상기 Ru막은 트리스(2,4-옥타네디오나토)루테늄을 기상 상태로 만든 후 0.1Torr∼10Torr의 압력을 유지하고 웨이퍼를 200 내지 350℃로 가열시키는 반응로에 유입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 4 항에 있어서, 상기 Ru막을 형성하기 위한 반응 가스로 산소를 5 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 1 항에 있어서, 상기 탄탈륨 산화막은 탄탈륨 에칠레이트(Ta(OC₂H₅)₅)를 기상 상태로 만든 후 0.1 내지 1.2Torr의 압력을 유지하고 웨이퍼를 300∼400℃로 가열시키는 반응로에 유입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
7. 제 6 항에 있어서, 상기 탄탈륨 산화막을 형성하기 위한 반응 가스로 산소를 10 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
8. 제 1 항에 있어서, 상기 탄탈륨 산화막을 형성한 후 300 내지 500℃에서 N₂O 플라즈마 또는 UV/O₃ 처리를 실시하고, 500 내지 700℃의 온도에서 N₂ 가스와 O₂ 가스를 이용하여 급속 열처리 또는 반응로 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
9. 제 1 항에 있어서, 상기 상부 전극은 Ru막 또는 TiN막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.

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