KR20000003451A - 확산방지막으로서 탄탈륨질화막을 갖는 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 확산방지막의 산화를 방지하여 정전용량 감소를 방지할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 종래의 확산방지막으로 이용되는 TiN막 보다 내산화성이 좋고 열적 안정성이 우수한 TaN을 확산방지막으로 형성하여 폴리실리콘 플러그와 확산방지막 계면에 SiO2막이 형성되는 것을 방지하는데 그 특징이 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 고온 산소 분위기에서 증착되는 유전막을 갖는 캐패시터 형성 방법에 관한 것이다.
고집적 DRAM(dynamic random access memory) 소자를 이루는 캐패시터의 정전용량을 증가시키기 위하여 고유전 특성을 갖는 (BaxSr1-x)TiO3막을 캐패시터의 유전막으로 사용한다.
첨부된 도면 도1은 종래 기술에 따른 캐패시터 형성 공정 단면도로서, 반도체 기판(10) 상에 형성된 절연막(11)을 선택적으로 제거하여 반도체 기판(10)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 도핑된 폴리실리콘막으로 플러그(plug)(12)를 형성한 후, 폴리실리콘 플러그(12)로부터 캐패시터의 하부전극으로 실리콘이 확산되는 것을 방지하기 위하여 Ti막(13) 및 TiN막(14)을 형성하고, TiN막(14) 상에 캐패시터의 하부전극을 이룰 Pt막(15)을 형성한 다음, Pt막(15), TiN막(14) 및 Ti막(13)을 패터닝하여 확산방지 패턴 및 하부전극 패턴을 형성하고, (BaxSr1-x)TiO3막(16) 및 Pt 상부전극(17)을 형성한 것을 보이고 있다.
(BaxSr1-x)TiO3막 증착은 고온의 산소 분위기에서 이루어지므로, 하부전극은 산소확산 방지 특성이 우수하여야 한다. 그러나, 캐패시터의 하부전극으로 선호되고 있는 Pt막은 산소에 대한 확산방지 특성이 없어, Pt막의 결정립계(grain boundary) 또는 주상(columnar) 경계를 통하여 Pt막 하부로 산소가 확산된다. 이에 따라, 폴리실리콘의 확산방지막으로 사용되는 TiN막과 산소가 반응하여 TiO 또는 TiON막이 형성되고, TiO 또는 TiON막은 유전막 형성을 위한 고온 산화과정에서 폴리실리콘 플러그와 반응하여 SiO2와 같은 저유전율의 막이 형성됨에 따라 정전용량을 감소되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 확산방지막의 산화를 방지하여 정전용량 감소를 방지할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 캐패시터 형성 공정 단면도
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도
도3a 내지 도3e는 본 발명의 다른 실시예에 따른 캐패시터 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
21, 31: 반도체 기판 22, 32: 절연막
23: 폴리실리콘 플러그 24: 실리콘 질화막
25, 34: TaN막 26, 28, 35, 37: Pt막
27, 37: (BaxSr1-x)TiO3막
33: 폴리실리콘막
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘막을 형성하는 제1 단계; 상기 폴리실리콘막 표면에 실리콘 질화막을 형성하는 제2 단계; 상기 폴리실리콘막 상의 상기 콘택홀 TaN막을 형성하는 제3 단계; 및 상기 TaN막 상에 하부전극, 유전막 및 상부전극을 차례로 형성하는 제4 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.
본 발명은 종래의 확산방지막으로 이용되는 TiN막 보다 내산화성이 좋고 열적 안정성이 우수한 TaN을 확산방지막으로 형성하여 폴리실리콘 플러그와 확산방지막 계면에 SiO2막이 형성되는 것을 방지하는데 그 특징이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도이다.
먼저, 도2a에 도시한 바와 같이 반도체 기판(21) 상에 형성된 절연막(22)을 선택적으로 제거하여 반도체 기판(21)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그(plug)(23)를 형성하고, 폴리실리콘 플러그 표면을 HF 또는 완충산화식각제(buffered oxide etchant, BOE)로 식각하여 자연산화막(도시하지 않음)을 제거한다.
이어서, 이후의 TaN막 증착시 반응원료로 사용되는 TaCl5의 Cl 가스에 의해 폴리실리콘 플러그(23)가 손상되는 것을 방지하기 위해, 질화 공정을 실시하여 폴리실리콘 플러그(23) 표면에 실리콘 질화막(24)을 형성한다. 이때, 질화공정은 RTN(rapid thermal nitridation) 처리 또는 플라즈마 처리로 실시한다. RTN 처리의 경우는 3000 sccm 내지 5000 sccm의 NH3가스를 공급하여 700 ℃ 내지 950 ℃ 온도에서 30초 내지 60초 동안 실시하며, 플라즈마 처리의 경우는 100 sccm 내지 5000 sccm의 NH3가스를 공급하여 300 ℃ 내지 500 ℃ 온도에서 120 초 내지 300초 동안 실시한다. 또한, 플라즈마 여기를 위하여 80 W 내지 400 W의 RF 전력을 공급한다.
다음으로, 도2b에 도시한 바와 같이 TaCl5가스와 NH3가스를 이용하여 전체 구조 상에 TaN막(25)을 형성한다. TaN막(25)은 고체 상태인 TaCl5를 140 ℃ 이상의 온도로 유지되는 기화기에서 기체 상태로 만들고, 반응 가스인 NH3를 10 sccm 내지 1000 sccm의 공급하여 증착된다. 이때, 반응로의 압력은 0.1 torr 내지 2 torr이고, 기판의 온도는 350 ℃ 내지 450 ℃이다. 플라즈마 화학기상증착법(PECVD)으로 TaN막을 형성할 경우에는 80 W 내지 400 W의 RF 전력을 인가하고, RF 전력 인가시 기판 히터를 접지하고, 샤워 헤드(shower head)형 전극을 이용한다.
다음으로, 도2c에 도시한 바와 같이 TaN막(25) 상에 스퍼터링(sputtering) 방법으로 하부전극을 이룰 1000 Å 내지 2000 Å 두께의 제1 Pt막(26)을 형성한다. 이때, 제1 Pt막(26)은 실온 내지 500 ℃ 온도에서 형성된다.
다음으로, 도2d에 도시한 바와 같이 Pt막(26) 상에 (BaxSr1-x)TiO3막(27) 및 상부전극을 이룰 제2 Pt막(28)을 차례로 형성한다. (BaxSr1-x)TiO3막(27)은 500 ℃ 내지 800 ℃의 온도 및 0.1 torr 내지 2 torr의 압력에서 형성하며, 상기 제2 Pt막(28)의 형성 조건은 상기 제1 Pt막(26)막의 형성 조건과 동일하다.
도3a 내지 도3e는 본 발명의 다른 실시예에 따른 캐패시터 형성 공정 단면도이다.
먼저, 도3a에 도시한 바와 같이 반도체 기판(31) 상에 형성된 절연막(32)을 선택적으로 제거하여 반도체 기판(31)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막(33)을 형성한다.
다음으로, 도3b에 도시한 바와 같이 폴리실리콘막(33)을 전면식각하여 콘택홀 내에 폴리실리콘막(33)이 남도록 한다. 이때, 콘택홀 입구 부분은 폴리실리콘막(33)으로 완전히 채워지지 않는다. 이어서, TaCl5가스와 NH3가스를 이용하여 전체 구조 상에 TaN막(34)을 형성하여 콘택홀 입구 부분에 TaN막(34)이 매립되도록 한다.
TaN막(34)은 고체 상태인 TaCl5를 140 ℃ 이상의 온도로 유지되는 기화기에서 기체 상태로 만들고, 반응 가스인 NH3를 10 sccm 내지 1000 sccm의 공급하여 증착된다. 이때, 반응로의 압력은 0.1 torr 내지 2 torr이고, 기판의 온도는 350 ℃ 내지 450 ℃이다. 플라즈마 화학기상증착법(PECVD)으로 TaN막을 형성할 경우에는 80 W 내지 400 W의 RF 전력을 인가하고, RF 전력 인가시 기판 히터를 접지하고, 샤워 헤드형 전극을 이용한다.
다음으로, 도3c에 도시한 바와 같이 TaN막(34)을 화학적 기계적 연마하여 평탄화시키고, TaN막(34)이 콘택홀 내에만 남도록 함으로써, 폴리실리콘막(33)과 TaN막(34)으로 이루어지는 플러그를 형성한다.
다음으로, 도3d에 도시한 바와 같이 실온 내지 500 ℃의 온도 및 0.1 torr 내지 2 torr의 압력조건에서 전체 구조 상에 스퍼터링법으로 Pt막을 형성하고, 선택적으로 식각하여 TaN막(34)과 연결되는 Pt 하부전극(35)을 형성한다.
다음으로, 도3e에 도시한 바와 같이 500 ℃ 내지 800 ℃ 온도 및 0.1 torr 내지 2 torr의 압력조건에서 (BaxSr1-x)TiO3막(36)을 형성하고, 상기 Pt 하부전극(35) 형성과 동일한 조건에서 Pt 상부전극(37)을 형성한다.
전술한 본 발명의 실시예에서 (BaxSr1-x)TiO3막을 Pb(ZrTi1-x)O3박막으로 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 캐패시터의 하부전극과 연결되는 폴리실리콘 플러그 상에 내산화성과 열적 안정성이 우수한 TaN막으로 확산방지막을 형성으로써, 유전막 형성을 위한 고온 산화과정에서 폴리실리콘 플러그와 확산방지막 사이에 SiO2막이 형성되는 것을 억제하여 캐패시터의 정전용량을 증가시킬 수 있다.
Claims (11)
- 반도체 소자의 캐패시터 형성 방법에 있어서,반도체 기판 상에 절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘막을 형성하는 제1 단계;상기 폴리실리콘막 표면에 실리콘 질화막을 형성하는 제2 단계;상기 폴리실리콘막 상의 상기 콘택홀 TaN막을 형성하는 제3 단계; 및상기 TaN막 상에 하부전극, 유전막 및 상부전극을 차례로 형성하는 제4 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제3 단계에서,TaCl5가스 및 NH3가스를 이용하여 상기 TaN막을 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 2 항에 있어서,상기 TaCl5가스는,고체 상태인 TaCl5를 140 ℃ 이상의 온도로 유지되는 기화기에 인입하여 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 제3 단계는,상기 NH3가스를 10 sccm 내지 1000 sccm의 공급하고,반응로의 압력은 0.1 torr 내지 2 torr이고,기판의 온도는 350 ℃ 내지 450 ℃인 조건에서 상기 TaN막을 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 4 항에 있어서,상기 제3 단계에서,80 W 내지 400 W의 RF 전력을 인가하여 플라즈마 화학기상증착법(PECVD)으로 상기 TaN막을 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항 내지 제5 항 중 어느 한 항에 있어서,상기 제2 단계는,3000 sccm 내지 5000 sccm의 NH3가스를 공급하여, 700 ℃ 내지 950 ℃ 온도에서 30 초 내지 60초 동안 RTN(rapid thermal nitridation)처리를 실시하는 반도체 소자의 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 제2 단계는,0.1 torr 내지 2 torr 압력에서 80 W 내지 400 W의 RF 전력을 인가하여 플라즈마를 여기하며,100 sccm 내지 5000 sccm의 NH3가스를 공급하고, 300 ℃ 내지 500 ℃ 온도에서 120 초 내지 300초 동안 플라즈마 처리를 실시하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 하부전극 및 상기 상부전극을 Pt막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 8 항에 있어서,상기 Pt막을 실온 내지 500 ℃ 온도에서 스퍼터링(sputtering) 방법으로 1000 Å 내지 2000 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 유전막을 (Ba,Sr)TiO3막 또는 Pb(ZrTi1-x)O3막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 10 항에 있어서,상기 (Ba,Sr)TiO3막을 500 ℃ 내지 800 ℃의 온도 및 0.1 torr 내지 2 torr의 압력에서 형성하는 반도체 소자의 캐패시터 형성 방법.
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| KR100680463B1 (ko) * | 2000-06-27 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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1998
- 1998-06-29 KR KR1019980024693A patent/KR20000003451A/ko not_active Application Discontinuation
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