KR19980026823A - 반도체장치의 커패시터 및 그 제조방법 - Google Patents

반도체장치의 커패시터 및 그 제조방법 Download PDF

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KR19980026823A
KR19980026823A KR1019960045388A KR19960045388A KR19980026823A KR 19980026823 A KR19980026823 A KR 19980026823A KR 1019960045388 A KR1019960045388 A KR 1019960045388A KR 19960045388 A KR19960045388 A KR 19960045388A KR 19980026823 A KR19980026823 A KR 19980026823A
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이병택
조학주
황철성
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김광호
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Abstract

본 발명은 반도체장치의 커패시터 및 그 제조방법에 관해 개시한다. 특히, 커패시터의 산소확산장벽층의 측면 산화를 방지하는 방법에 관한 것으로서 이를 위해 측면에 스페이서를 형성한다. 상기 스페이서로서 엘(L)형 스페이서를 형성하는 방법과 스페이서의 스텝커버리지를 개선시키는 방법이 개시된다. 또한, 스페이서를 형성한 후 유전막과 상부전극을 형성하기 전에 스토리지 노드사이를 절연막으로 채우는 방법도 개시된다.
이러한 방법에 따르면, 산소 확산 방지층의 측면이 산화되는 단점을 해결하여 콘택불량을 막을 수 있으므로 고 집적화에서도 커패시터를 안정적으로 동작할 수 있다.

Description

반도체장치의 커패시터 및 그 제조방법
본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로서, 특히 고유전상수를 갖는 유전막과 그에 부합되는 내열성 금속을 채용한 커패시터의 산소확산방지층에 관한 것이다.
반도체기술의 발전과 반도체소자의 고 집적화는 반도체장치의 제조에 큰 변화를 가져왔다. 고 집적화에 따라 기판의 단위면적당 형성되는 반도체소자의 밀도는 급속히 높아지고 있고 이에 따라 반도체소자들간의 피치가 좁아져서 전에 없던 다양한 문제가 도출되고 있다. 예컨대, 금속배선간의 숏트될 가능성도 한층 더 높아졌으며, 금속배선과 그 사이에 채워지는 절연막으로 구성되는 기생 커패시터가 형성되는 문제도 빈번해지고 있다. 그러나 무엇보다 큰 변화는 커패시터에서 찾아볼 수 있는데, 고 집적화에 따라 커패시터가 형성될 수 있는 영역이 줄어들었지만, 현재의 반도체장치, 특히 메모리 장치분야에서는 커패시터의 필요 정전용량이 거의 줄지 않고 있다. 그런데 커패시터의 정전용량(C)은 아래의 [수학식 1]에서도 볼 수 있는 것 처럼 커패시터의 전극 면적(A)과 전극사이의 거리(d) 전극사이에 채워지는 유전막의 유전율(ε)에 의해 복합적으로 결정된다.
전보다 제한된 영역에서 적어도 동일한 정전용량을 확보할 수 있는 커패시터를 얻기 위해서는 수학식을 참조할 때, 커패시터의 전극의 두께를 박막화하는 작업과 함께 전극의 면적(A)을 증가시키기 위해 커패시터의 구조변형이 필요하다. 이러한 요구에 맞춰서 커패시터의 형태는 기존의 평면형태의 2차원 구조에서 입체적인 3차원 구조로 변형되어 왔는데, 현재 널리 사용되고 있는 구조로는 실린더, 핀 구조 또는 전극의 표면에 반구형 그레인(HSG)을 형성한 구조가 사용되고 있다.
한편, 커패시터의 정전용량을 증가시키기 위한 방법으로 커패시터의 구조변형과 함께 전극사이에 채워지는 유전막에 관심을 갖게 되었고 현재는 기존의 유전상수(유전율)이 낮은 대표적인 유전막인 실리콘 산화막이나 산화질소(NO)막 또는 오 산화 이 탄탈륨(Ta2O5)막을 사용하는 것을 지양하고 이들 막보다 높은 유전율(ε)을 갖는 물질을 사용하고 있다. 예를 들면, BST막이나 PZT막 또는 PLZT막등이 집중적으로 연구되고 있고 부분적으로는 커패시터의 제조에 채용되고 있다. 이와 같은 막은 기존의 NO막에 비해 유전율(ε)이 수십에서 수백배 이상 크다. 따라서 굿이 커패시터의 스토리지 노드 구조를 실린더나 핀 또는 HSG와 같은 복잡한 구조로 하지 않아도 소자의 동작에 필요한 정전용량을 얻을 수 있다.
하지만, 고 유전막을 사용할 경우 문제가 되는 것은 기존의 전극을 구성하는 물질인 실리콘과의 반응이다. 따라서 고 유전막에 알맞는 새로운 전극물질이 필요하게 되었다.
현재, 연구되고 있고 제한적으로 사용되고 있는 고 유전막에 알맞는 전극물질로는 백금(Pt)이나 이리듐(Ir) 또는 루테늄(Ru)과 같은 내열성금속과 이들의 산화물인데, 이중에서 백금은 고온의 산소분위기에서 우수한 열 안정성을 나타내고 있으며, 고 유전막 예컨대, BST막에 대해서 우수한 전기적 특성을 보이고 있다. 그런데, 백금은 실리콘과 반응하여 백금 실리사이드를 형성한다. 따라서 실리콘과의 반응을 억제할 수 있는 별도의 수단이 필요하다. 이러한 수단으로 백금전극과 실리콘 플러그 사이에서 장벽층을 형성하여 이용하고 있다.
장벽층으로는 티타늄 나이트라이드(TiN)막이 널리 사용되고 있다. 하지만, 백금은 산소분위기 또는 산소를 포함하는 분위기하에서 형성되는 것이 대부분이고 또한, BST와 같은 고 유전막의 적층과정이나 증착후의 후속 열처리 공정에서 TiN은 산소와 결합되어 백금전극과 장벽층사이에 티타늄 산화막(TiO2)을 형성하여 하부전극에 전기적인 단락을 일으킨다. 더욱이 백금은 산소를 차단하는 효과가 작기 때문에 백금을 전극으로 사용하고 TiN층을 장벽층으로 사용하기 위해서는 장벽층외에도 별도의 산소확산을 막기위한 장벽층을 형성해야한다.
이러한 취지를 포함하는 종래 기술의 몇몇 예를 찾아볼 수 있는데, 구체적인 내용은 관련된 도면을 참조하여 상세하게 설명한다.
먼저, 종래 기술의 첫번째 예에 의한 반도체장치의 커패시터 및 그 제조방법을 도 1 및 도 2를 참조하여 설명한다. 구체적으로, 도 1를 참조하면, 트랜지스터와 같은 기본적인 반도체소자가 형성된 기판(도시하지 않음) 또는 기판에 형성된 특정 물질층 상에 층간절연막(10)을 형성한다. 이어서 층간절연막(10)에 커패시터를 연결하기 위한 콘택홀(12)을 형성한다. 콘택홀(12)을 채우는 도핑된 실리콘층을 층간절연막(10)의 전면에 형성한 후 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다) 또는 에치 백 공정으로 평탄화하여 콘택홀(12)에만 도전성 플러그층(14)을 남긴다. 계속해서 도전성 플러그층(14)과 층간절연막(10)으로 이루어지는 평평한 결과면 전면에 제1 장벽층(16)을 형성한다. 제1 장벽층(16)은 도전성 플러그층(14)을 구성하는 실리콘과 후속 백금전극과의 반응을 방지하기 위한 층으로서 티타늄 실리사이드(TiN)층으로 형성한다.
제1 장벽층(16)의 전면에는 산소에 의한 제1 장벽층(16)의 산화를 방지하기 위한 제2 장벽층(18)을 형성한다. 제2 장벽층(18)은 이리듐(Ir), 류테늄(Ru)과 이들의 산화물인 산화이리듐(IrO2), 산화 류테늄(RuO2)으로 이루어진 일군중 선택된 하나로 형성한다.
제2 장벽층(18)의 전면에는 제1 도전층(20)을 형성한다. 제1 도전층(20)은 백금층으로 형성한다. 계속해서, 제1 도전층(20)의 일부를 한정하는 하드마스크(22)을 형성한다.
도 2는 커패시터를 완성하는 단계인데, 도 1의 하드마스크(22)를 사용하여 제1 도전층(20)과 제1 및 제2 장벽층(16, 18)을 패터닝하여 제1 및 제2 장벽층 패턴(16a, 18a)과 제1 도전층 패턴(20a)로 구성되는 커패시터의 스토리지 노드를 형성한다. 이어서, 이 결과물 전면에 유전막(24)을 형성한다. 유전막(24)은 고 유전율을 갖는 BST계열의 물질을 사용하여 형성한다. 다음으로 유전막(24)의 전면에 제2 도전층(26)을 형성한다. 제2 도전층(26)은 다른 내열성금속을 사용하여 형성할 수 있으나 백금을 사용하여 형성한다.
이와 같은 종래 기술의 제1예에 의한 반도체장치의 커패시터 및 그 제조방법에 있어서는 백금층으로 형성된 제1 도전층 패턴(20a)과 제1 장벽층 패턴(16a)사이에 제2 장벽층 패턴(18a)이 형성되어 있어서 제1 도전층 패턴(20a)의 백금을 통한 제1 장벽층 패턴(16a)으로의 산소의 유입을 차단할 수 있다. 하지만, 제1 장벽층 패턴(16a)의 측면으로 유입되는 산소는 막을 수가 없게 된다. 즉, 고 유전막으로서 BST막을 형성하는 경우에 제1 장벽층 패턴(16a)의 측면으로 산소가 유입되어 제1 장벽층 패턴(16a)인 TiN층의 측면이 산화되는 결과를 가져와서 콘택불량이 발생된다.
계속해서 이와 같은 측면산화를 방지하는 종래 기술에 의한 반도체장치의 커패시터 및 그 제조방법을 첨부된 도면을 설명한다.
도 3 내지 도 6은 종래 기술에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다. 도 3을 참조하면, 먼저, 트랜지스터와 같은 기본적인 반도체소자들이 형성된 기판(도시하지 않음) 또는 기판에 형성된 물질층의 전면에 층간절연막(10)을 형성한다. 이어서 층간절연막(10)에 기판의 일부를 노출시키는 콘택홀(12)을 형성하고 콘택홀(12)에는 도핑된 실리콘층으로 형성되는 도전성 플러그층(14)을 형성한다. 도전성 플러그층(14)과 층간절연막(10)으로 이루어지는 평평한 결과면에 TiN층으로 형성된 제1 장벽층(16)을 형성한다. 이어서 제1 장벽층(16)의 전면에 이리듐과 이리듐산화물로 구성되는 이중층을 제2 장벽층(18)으로 형성한다. 제2 장벽층(18)은 제1 장벽층(16)이 산화되는 것을 막기 위해 형성되는 층이다.
제2 장벽층(18)의 전면에는 백금층으로 형성되는 제1 도전층(20)을 형성한다. 제1 도전층(20)은 커패시터의 하부전극이다. 제1 도전층(20)의 전면에는 하드마스크(22)을 형성하여 제1 도전층(20)의 영역을 일부 한정한다. 하드 마스크(22)에 의해 한정된 영역이 커패시터의 하부전극을 형성한다.
도 4는 제1 물질층(28)을 형성하는 단계인데, 구체적으로는 도 3에서 하드마스크(22)를 이용하여 제1 도전층(20)과 제1 및 제2 장벽층(16, 18)을 패터닝한다. 이 결과 제1 도전층 패턴(20a)과 제1 및 제2 장벽층 패턴(16a, 18a)으로 구성되는 스토리지 노드가 형성된다. 이러한 결과물 전면에 제1 물질층(28)을 형성하는데, 제1 물질층(28)은 제1 장벽층(16)의 측면으로 유입되는 산소를 차단하기 위한 목적으로 형성되는 층이다. 제1 물질층(28)은 실리콘 산화막(SiO2)이나 질화막(SiN)막 등의 유전체 물질을 사용하여 형성할 수도 있고 이리듐이나 루테늄, 백금등의 금속물질을 사용하여 형성할 수도 있다.
도 5는 제1 장벽층 패턴(16a)의 측면을 포함하는 스토리지 노드의 측면에 제1 물질층 스페이서(28a)을 형성하는 단계이다. 구체적으로, 도 4에서 제1 물질층(28)의 전면을 이방성식각한다. 이 결과 스토리지 노드의 측면에는 윗쪽이 얇고 아랫쪽이 상대적으로 넓은 제1 물질층 스페이서(28a)가 형성된다.
도 6은 커패시터를 완성하는 단계를 나타낸다. 구체적으로, 도 5의 결과물 전면에 유전막(24)과 제2 도전층(26)을 순차적으로 형성한다. 유전막(24)은 고 유전율을 갖는 물질, 예컨대, BST막으로 형성한다. 그리고 제2 도전층(26)은 백금층으로 형성한다.
도 3 내지 도 6을 참조하여 설명한 종래 기술에 의하면, TiN층 측면을 포함하는 스토리지 노드의 측면에 산소를 차단할 수 있는 능력이 있는 제1 물질층 스페이서를 형성한다. 하지만, 도 5에서 볼 수 있는 바와 같이 스토리지 노드의 스텝 커버리지가 불량하다. 즉, 스토리지 노드의 측면 경사가 심하다. 따라서 측면에는 스페이서가 제대로 형성되기가 어렵다. 형성되더라도 도 5에서 볼 수 있는 바와 같이 제1 물질층 스페이서(28a)의 두께가 매우 얇아서 원하는 소정의 효과를 얻기가 어렵게 된다.
도 7 내지 도 10은 종래 기술의 제3예에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들인데, 도 7를 참조하면, 층간절연막(10)을 기판(도시하지 않음)을 형성하고 층간절연막에 기판의 일부를 노출시키는 콘택홀(12)을 형성한다. 이어서 콘택홀(12)에 도핑된 실리콘층으로 도전성 플러그층(14)을 채운다. 도전성 플러그층(14)과 층간절연막(10)의 평탄면에 제1 장벽층(16)을 형성한다. 제1 장벽층(16)은 도전성 플러그층(14)과 백금이 반응하는 것을 방지하기 위한 층이다.
제1 장벽층(16)의 전면에 백금층으로 제1 도전층(20)을 형성한 다음, 하드 마스크(22)을 사용하여 도 8에 도시된 바와 같은 제1 도전층 패턴(20a)와 제1 장벽층 패턴(16a)로 구성된 스토리지 노드를 형성한다. 이어서, 습식식각으로 제1 도전층 패턴(20a)의 아래의 제1 장벽층 패턴(16a)의 일부 언더 컷한다(도 9).
도 9의 결과물 전면에 고 유전율을 갖는 BST와 같은 물질을 사용하여 유전막(24)을 형성하고 그 전면에 상부전극으로서 백금층으로 제2 도전층(26)을 형성한다.
이와 같은 종래 기술에 의한 반도체장치의 커패시터 및 그 제조방법에서는 제1 도전층 패턴(20a)과 도전성 플러그층(14)사이에 언더 컷된 제1 장벽층 패턴(16b)만이 형성되어 있고 산소 확산방지막이 형성되어 있지 않기 때문에 제1 도전층 패턴인 백금층으로부터 유입되는 산소를 차단할 수 없게 된다. 뿐만 아니라 언더 컷된 부분에 산소확산 방지막을 채우지 않는 경우에는 유전막 형성시 산소가 유입되어 제1 장벽층 패턴(도 10의 16b)가 산화되어 콘택불량을 유발하게 된다.
다양한 예를 들어 상술한 바와 같이 종래 기술에 의한 반도체장치의 커패시터 및 그 제조방법에서는 실리콘과 백금이 반응하는 것을 방지하기 위해 TiN층을 형성하고 TiN층이 산화되는 것을 방지하기 위해 그 전면에 산소확산 방지층을 형성한다. 하지만, 측면으로 산소가 유입되는 것을 차단할 수 없고 설혹 스페이서를 형성하여 차단한다하더라도 스토리지 노드의 스텝커버리지 불량으로 인해 스페이서가 형성되지 못하거나 매우 얄게 형성되어 소정의 효과를 얻을 수 없다. 또한, 다른 방법으로 산소 확산장벽층을 형성함이 없이 실리콘과 백금층과의 반응을 방지하는 장벽층을 하부전극아래에 형성한 뒤 언더 컷하는 방법을 개시하고 있으나 이 방법은 상술한 바와 같이 백금층을 통한 산소의 확산도 완전히 차단할 수 없을 뿐만 아니라 언더 컷된 부분으로 산소가 유입되어 TiN층의 산화를 방지할 수 없다.
따라서 종래 기술에 의한 반도체장치의 커패시터 및 그 제조방법에서는 TiN층으로 형성된 장벽층의 산화를 완전히 막을 수가 없어서 콘택불량이 발생되는 것을 피할 수가 없다.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로, 고 유전막 형성이나 후속 열처리시 실리콘과 커패시터의 전극의 반응을 방지하는 장벽층이 산화되는 것을 방지하여 콘택불량을 제거할 수 있는 반도체장치의 커패시터를 제공함에 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 반도체장치의 커패시터 제조방법을 제공함에 있다.
도 1 및 도 2는 종래 기술의 제1예에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.
도 3 내지 도 6은 종래 기술의 제2예에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.
도 7 내지 도 10은 종래 기술의 제3예에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.
도 11은 본 발명의 제1 실시예에 의한 반도체장치의 커패시터의 단면도이다.
도 12 내지 도 17은 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.
도 18 내지 도 24는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 25 내지 도 28은 본 발명의 제3 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도면의 주요부분에 대한 부호설명
40, 58, 80:층간절연막.
42, 60, 82:콘택홀(contact hole).
44, 62, 84:도전성 플러그.
46, 64, 86:산소확산방지층.
48, 66, 88:확산 장벽층.
50a, 70a, 90a:제1 도전층(하부전극).
52a, 74a, 94a:스페이서.
54, 77:유전막.
56, 78:제2 도전층(상부전극).
76a:더미 스페이서.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체장치의 커패시터는 기판 또는 기판에 형성된 도전성 물질층의 일부를 노출시키는 콘택홀을 포함하는 층간절연막; 상기 콘택홀을 채운 도전성 플러그층; 상기 도전성 플러그층과 층간절연막으로 이루어지는 평탄면상에 형성되어 있는 제1 장벽층 패턴; 상기 제1 장벽층 패턴 상에 형성되어 있으며, 상기 제1 장벽층 패턴보다 넓은 직경을 갖는 제2 장벽층 패턴; 상기 제2 장벽층 패턴의 전면에 형성된 제1 도전층 패턴; 상기 제1 도전층 패턴과 제1 및 제2 장벽층 패턴의 측면에 형성되어 있는 엘(L)형 스페이서; 및 상기 결과물 전면에 순차적으로 형성된 고 유전막과 제2 도전층으로 구성된다.
상기 제1 및 제2 도전층 패턴을 커패시터의 하부 및 상부 전극이다.
상기 도전성 플러그층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 구성한다.
상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 구성한다.
상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 구성한다.
상기 제2 장벽층은 상기 제1 장벽층이 산화되는 것을 방지하는 층으로서 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 구성한다. 또한, 상기 스페이서도 상기 제2 장벽층으로 마찬가지로 구성한다. 상기 제2 장벽층과 스페이서 자체는 하부전극의 일 부분이 될 수 있다.
상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 구성한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법은 (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계; (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계; (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계; (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계; (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계; (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계; (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계; (h) 상기 스토리지 노드에서 상기 제1 장벽층 패턴의 일부를 언더 컷하는 단계; (i) 상기 스토리지 노드의 측면에 상기 언더 컷 부분을 채우는 스페이서를 형성하는 단계; 및 (j) 상기 결과물의 전면에 유전막 및 제2 도전층을 순차적으로 형성하는 단계를 포함한다.
상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 형성한다.
상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성한다.
상기 제2 장벽층과 상기 스페이서는 공히 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성한다.
상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하되 서로 다르게 형성할 수도 있다.
상기 (h)단계에서 언더 컷은 상기 제1 장벽층을 TiN층으로 형성하는 경우 물, 불산(HF), 황산(H2SO4), 질산(Si3N4), 초산, 염산 및 과산화수소수로 이루어진 일군중 선택된 적어도 어느 하나로 구성되는 용액을 사용하여 일정시간 습식식각하여 형성한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법은 (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계; (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계; (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계; (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계; (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계; (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계; (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계; (h) 상기 스토리지 노드의 전면과 층간절연막 전면에 제1 물질층을 형성하는 단계; (i) 상기 제1 물질층의 전면에 제2 물질층을 형성하는 단계; (j) 상기 제2 물질층의 전면을 이방성식각하여 상기 제1 물질층의 측면에 더미 스페이서를 형성하는 단계; (k) 상기 결과물을 이방성식각하여 상기 더미 스페이서를 제거하고 상기 제1 및 제2 장벽층 패턴의 측면에 제1 물질층 스페이서를 형성하는 단계; 및 (l) 상기 결과물 전면에 유전막 및 제2 도전층을 순차적으로 형성하는 단계를 포함한다.
상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 형성한다.
상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성한다.
상기 제2 장벽층은 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성할 수 있으며, 바람직하게는 Ir/IrO2복층으로 형성한다.
상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Rh층, RhO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하되 서로 다르게 형성할 수도 있다.
상기 제1 물질층은 Ru층, RuO2층, Rh층, RhO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성한다. 또한, 상기 제1 물질층은 산화되었을 때 표면만 산화되는 물질, 예컨대, 알루미늄을 사용하여 형성할 수도 있다.
상기 제2 물질층을 패터닝하여 형성되는 상기 더미 스페이서는 스텝 커버리지가 우수한 화학 기상 증착(Chemical Vapor Deposition:이하, CVD라 한다)법으로 형성할 수 있는 예컨대, CVD SiO2, 폴리실리콘을 사용하여 형성한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제3 실시예에 의한 반도체자치의 커패시터 제조방법은 (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계; (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계; (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계; (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계; (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계; (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계; (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계; (h) 상기 스토리지 노드의 측면에서 적어도 상기 제1 및 제2 장벽층 패턴의 측면은 보호할 수 있는 스페이서를 형성하는 단계; 및 (i) 상기 스페이서가 형성된 스토리지 노드사이를 절연막으로 채우는 단계를 포함한다.
상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성한다.
상기 제2 장벽층과 상기 스페이서는 공히 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성한다.
상기 제1 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하되 서로 다르게 형성할 수도 있다.
본 발명은 커패시터의 하부전극과 실리콘 플러그와의 반응을 방지하는 장벽층이 산화되는 것을 막을 수 있다. 따라서 커패시터의 콘택불량을 막아서 반도체소자가 정상적으로 작동되도록한다.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 도 11를 참조하면, 본 발명의 제1 실시예에 의한 반도체장치의 커패시터는 기판(도시하지 않음) 또는 상기 기판 상에 형성된 특정 물질층 상에 층간절연막(40)이 형성되어 있다. 상기 층간절연막(40)에는 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀(42)이 형성되어 있다. 그리고 상기 콘택홀(42)에는 도전성 플러그층(44)이 채워져 있는데, 상기 도전성 플러그층(44)은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 구성한다.
상기 도전성 플러그층(44)을 포함하는 층간절연막(40) 상에는 제1 장벽층 패턴(46b)이 형성되어 있고 그 위에는 상기 제1 장벽층 패턴(46b)보다 넓어서 상기 제1 장벽층 패턴(46b)을 포함하며 제1 장벽층 패턴(46b)의 둘레에는 언더 컷이 존재하는 제2 장벽층 패턴(48a)이 형성되어 있다. 상기 제1 장벽층 패턴(46b)은 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 구성하고 상기 제2 장벽층 패턴(48a)은 산소확산을 방지하는 층으로 상기 제1 장벽층 패턴(46b)이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 구성한다.
상기 제2 장벽층 패턴(48a) 상에는 제1 도전층 패턴(50a)이 형성되어 있으며, 상기 제1 도전층 패턴(50a)과 상기 제1 및 제2 장벽층 패턴(46b, 48a)의 측면에는 알파벳 대문자 엘(L)자형의 스페이서(52a)가 형성되어 있다. 상기 스페이서(52a)는 상기 제2 장벽층 패턴(48a)와 마찬가지의 산소확산 방지층으로 상기 제1 장벽층 패턴(46b)이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성한다.
상기 스페이서(52a)와 제1 도전층 패턴(50a)과 층간절연막(40)으로 이루어지는 결과물 전면에는 유전막(54)과 제2 도전층(56)이 형성되어 있다. 상기 유전막(54)은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 구성한다.
상기 제2 도전층(56)은 Pt층, Ru층, RuO2층, Ir층 또는 IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 구성한다.
상기 제1 도전층 패턴(46b)과 제2 도전층(56)은 상기 일군중 동일한 물질로 구성할 수도 있고 서로 다르게 구성할 수도 있다.
이와 같은 구조에서 상기 제1 장벽층 패턴(46b)은 그 측면이 상기 스페이서(52a)에 의해 확실히 보호되고 상부면은 제2 장벽층에 의해 완전히 보호되므로 산소에 의한 산화위험이 완전히 제거된다. 따라서 콘택불량은 일어나지 않는다.
계속해서 도 12 내지 도 17를 참조하여 도 11에 도시된 본 발명의 제1 실시예에 의한 반도체장치의 커패시터를 제조하는 방법을 상세하게 설명한다. 먼저, 도 12를 참조하면, 트랜지스터와 같은 기본적인 반도체소자가 형성된 기판(도시하지 않음) 또는 상기 기판에 형성된 특정 물질층 상에 층간절연막(40)을 형성한다. 이어서 상기 층간절연막(40)에 커패시터를 연결하기 위한 콘택홀(42)를 형성한다. 상기 콘택홀(42)을 채우는 도전성 물질을 상기 층간절연막(40)의 전면에 형성한 후 그 전면을 CMP 또는 에치 백 공정으로 평탄화한다. 이 결과 상기 콘택홀(42)에는 도전성 플러그층(44)이 형성된다. 상기 도전성 플러그층(44)은 폴리 실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
계속해서 상기 도전성 플러그층(44)과 층간절연막(40)으로 이루어지는 평평한 결과면 전면에 제1 장벽층(46)을 형성한다. 상기 제1 장벽층(46)은 상기 도전성 플러그층(44)을 구성하는 실리콘과 후속 커패시터의 전극을 구성하는 물질, 특히 백금과의 반응을 방지하기 위한 층으로서 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성하는데, TiN층으로 형성하는 것이 열적 안정성면에서 바람직하다.
상기 제1 장벽층(46)의 전면에는 산소에 의해 상기 제1 장벽층(46)이 산화되는 것을 방지하기 위해 제2 장벽층(48)을 형성한다. 상기 제2 장벽층(48)은 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성한다. 상기 제2 장벽층(48)은 단일 층으로 형성할 수도 있으나 복층으로 형성하는 것이 바람직하다.
상기 제2 장벽층(48)의 전면에는 제1 도전층(50)을 형성한다. 상기 제1 도전층(50)은 Pt층, Ru층, RuO2층, Rh층, RhO2층, Ir층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성한다. 계속해서, 상기 제1 도전층(20) 상에는 상기 제1 도전층(50)을 일부 한정하는 하드마스크(51)를 형성한다. 상기 하드 마스크(51)로는 실리콘산화막(SiO2), 질화막(SiN) 또는 산화 티타늄(TiO)으로 이루어진 일군중 선택된 어느하나를 사용한다. 상기 하드마스크(51) 대신 일반적으로 사용되고 있는 포토레지스트막을 사용하는 경우에는 상기 제1 도전층(50)이 내열금속으로서 고온에서 식각되므로 사용하는 에쳔텨에 포토레지스트막이 손상되고 결과적으로 상기 제1 도전층(50)의 스텝 커버리지가 불량해진다. 따라서 내열 금속의 식각에는 상기 하드마스크가 사용된다.
도 13을 참조하면, 상기 하드마스크(51)를 사용하여 상기 제1 도전층(도 12의 50)과 제1 및 제2 장벽층(도 12의 46, 48)을 패터닝하여 상기 제1 및 제2 장벽층 패턴(46a, 48a)과 제1 도전층 패턴(50a)로 구성되는 커패시터의 스토리지 노드를 형성한다. 이어서 상기 하드 마스크(51)를 제거한다.
도 14는 언더 컷된 제1 장벽층 패턴(46b)을 형성하는 단계이다. 구체적으로, 상기 상기 하드 마스크(51)가 제거된 결과물을 일정시간동안 습식식각하여 상기 제1 장벽층 패턴(도 13의 46a)의 일부를 언더 컷한다. 상기 습식식각 결과 상기 제2장벽층 패턴(48a) 아래에는 일부가 언더 컷된 제1 장벽층 패턴(46b)이 형성된다. 상기 습식식각에 사용하는 에쳔터로는 상기 제1 장벽층 패턴(46a)을 TiN층으로 형성하는 경우 물, 불산(HF), 황산(H2SO4), 질산(Si3N4), 초산, 염산 및 과산화수소수로 이루어진 일군중 선택된 적어도 어느 하나를 사용한다.
계속해서 도 15에 도시한 바와 같이 상기 결과물 전면에 산소확산 방지능력이 있는 물질층(52)을 형성한다. 상기 물질층(52)은 CVD방식으로 형성할 수 있는 물질을 사용하여 형성하는 것으로 본질적으로는 상기 제2 장벽층 패턴(46b)와 같은 물질을 사용하여 형성할 수 있다. 즉, SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성할 수 있다.
도 16은 스페이서(52a)를 형성하는 단계이다. 구체적으로, 상기 결과물 전면을 이방성식각하면, 상기 제1 도전층 패턴(50a)과 제1 및 제2 장벽층 패턴(46b, 48a)의 측면에 알파벳 대문자 엘(L)형의 스페이서(52a)가 형성된다. 계속해서 도 17에 도시한 바와 같이 결과물 전면에 유전막(54)을 형성하고 상기 유전막(54) 전면에 제2 도전층(56)을 형성한다. 상기 유전막(54)은 고 유전율을 갖는 유전체 예컨대, STO계열, BST계열, PZT계열 또는 PLZT계열로 이루어진 일군중 선택된 적어도 어느 한 계열의 유전체로 형성한다. 또한, 상기 제2 도전층(56)은 상기 제1 도전층(도 12의 50)을 형성하는 물질을 사용하여 형성할 수 있다. 상기 제2 도전층(56)은 상기 제1 도전층(도 12의 50)과 동일한 물질로 형성할 수 있으나 사용하는 물질의 범위내에서 서로 다른 물질을 사용하여 형성하여도 무방하다.
계속해서 도 18 내지 도 24를 참조하여 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 상세하게 설명한다.
먼저, 도 18은 커패시터의 스토리지 노드가 될 영역을 한정하는 단계인데, 구체적으로는 기판(도시하지 않음) 또는 기판상에 형성된 특정의 물질층상에 층간절연막(58)을 형성한다. 이어서 상기 층간절연막(58)에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀(60)(또는 비어홀)을 형성한다. 상기 콘택홀(60)에는 도전성 플러그층(62)을 형성한다. 상기 도전성 플러그층(62)으로 사용되는 물질은 본 실시예에서는 도핑된 폴리실리콘층을 사용하지만, 이외에도 W, WN 또는 WSi로 이루어진 일군중 선택된 어느 하나를 사용하여 형성할 수도 있다.
상기 도전성 플러그층(62)과 층간절연막(58) 전면에 제1 장벽층(64) 및 이중으로 된 제2 장벽층(66, 68)을 형성한다. 상기 제1 장벽층(64)은 TiN층으로 형성하는 것이 바람직하다. 하지만, 이외에도 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성할 수도 있다.
상기 이중층(66, 68)으로 구성되는 제2 장벽층은 Ir/IrO2로 형성한다. 하지만, 상기 제2 장벽층을 구성하는 이중층(66, 68)은 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 선택된 층으로 형성할 수도 있다.
상기 제2 장벽층을 구성하는 이중층의 상층(68)의 전면에는 제1 도전층(70)을 형성한다. 상기 제1 도전층(70)은 커패시터의 하부전극으로 사용된다. 상기 제1 도전층(70)은 Pt층, Ru층, RuO2층, Ir층, IrO2, Rh, 또는 RhO2층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
상기 제1 도전층(70)상에는 상기 제1 도전층(70)의 일부영역을 한정하는 실실적으로는 스토리지 노드의 영역을 한정하는 하드 마스크(hard mask)(72)를 형성한다. 상기 하드 마스크(72)로는 실리콘 산화막, 질화막 또는 산화티타늄으로 이루어진 일군중 선택된 어느 하나를 사용한다.
상기 하드 마스크(72)를 사용하여 상기 제1 도전층(70)과 제1 및 제2 장벽층(64, 66, 68)을 순차적으로 식각한 뒤 상기 하드 마스크(72)를 제거하면, 도 19에도시한 바와 같은 결과물이 형성된다. 즉, 제1 도전층 패턴(70a)와 제1 및 제2 장벽층 패턴(64a, 66a, 68a)으로 구성되는 스토리지 노드가 형성된다. 상기 식각에서 상기 층간절연막(58)을 일정깊이로 식각할 수 있다.
도 19의 결과물 전면에는 상기 스토리지 노드의 측면에 스페이서를 형성하기 위해 제1 물질층(74)을 형성한다. 상기 제1 물질층(74)은 도전성을 갖는 물질을 사용하는데, 예를 들면, Ru층, RuO2층, Ir층, IrO2, Rh, 또는 RhO2층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다. 상기 제1 물질층(74)은 이와 같은 도전성을 갖는 물질외에도 알루미늄(Al)등과 같이 산화되면 부도체가 되지만 산소의 확산을 차단하는 성질이 우수한 금속을 사용할 수 있다.
상기 제1 물질층(74)을 증착하는 방법으로는 스퍼터링 방법이 유력하다. 물론 금속 CVD에 관한 연구가 이루어지고 있으나 아직은 스퍼터링 만큼 신뢰성 있는 공정이 되지 못하고 있다.
그런데, 스퍼터링의 경우 잘 알려진 바와 같이 스텝 커버리지가 불량하여
상기 제1 물질층(74)을 그대로 이방성식각할 경우 스페이서가 제대로 형성되지 않는다. 따라서 본 발명의 제2 실시예에서는 도 21에 도시한 바와 같이 상기 제1 물질층(74)을 식각하기 전에 그 전면에 스텝 커버리지가 우수한 제2 물질층(76)을 형성한다. 상기 제2 물질층(76)으로는 실리콘 산화막이나 폴리실리콘층을 사용한다.
계속해서, 도 22에 도시한 바와 같이 상기 제2 물질층(76)의 전면을 이방성식각하면, 상기 제1 물질층(74)의 측면에 더미 스페이서(76a)가 형성된다. 상기 더미 스페이서(76a)로 인해 상기 제1 물질층(74)의 측면은 보호되므로 상기 제1 물질층(74)을 식각할 수 있다. 상기 더미 스페이서(76a)를 이용하여 상기 제1 물질층(74)의 전면을 이방성식각하면, 도 23에 도시한 바와 같은 상기 제1 및 제2 장벽층 패턴(64a, 66a, 68a)의 측면을 보호하는 제1 물질층 스페이서(74a)가 형성된다. 상기 더미 스페이서(76a)는 상기 제1 물질층 스페이서(74a)를 형성하는 과정에서 자연스럽게 제거된다.
다음 공정은 도 24에 도시한 바와 같이 상기 결과물의 전면에 유전막(77)과 제2 도전층(78)을 형성하는 공정이다. 상기 유전막(77)을 형성하는 공정에서는 상기 제1 장벽층 패턴(64a)의 측면은 상기 제1 물질층 스페이서(74a)에 의해 보호되므로 산화되지 않는다.
상기 유전막(77)은 고 유전율을 갖는 유전체 예컨대, STO계열, BST계열, PZT계열 또는 PLZT계열로 이루어진 일군중 선택된 적어도 어느 한 계열의 유전체로 형성한다. 또한, 상기 제2 도전층(78)은 상기 제1 도전층(도 18의 70)을 형성하는 물질을 사용하여 형성할 수 있다. 상기 제2 도전층(56)은 상기 제1 도전층(도 12의 50)과 동일한 물질로 형성할 수 있으나 사용하는 물질의 범위내에서 서로 다른 물질을 사용하여 형성하여도 무방하다.
다음에는 본 발명의 제3 실시예에 의한 반도체장치의 커패시터 제조방법을 도 25 내지 도 28을 참조하여 상세하게 설명한다.
도 25는 스토리지 노드를 한정하는 단계인데, 구체적으로는 기판(도시하지 않음) 또는 기판상에 형성된 특정의 물질층상에 층간절연막(80)을 형성한다. 이어서 상기 층간절연막(80)에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀(82)(또는 비어홀)을 형성한다. 상기 콘택홀(80)에는 도전성 플러그층(84)을 형성한다. 상기 도전성 플러그층(84)으로 사용되는 물질은 도핑된 폴리실리콘, W, WN 또는 WSi로 이루어진 일군중 선택된 어느 하나를 사용하여 형성할 수 있다.
상기 도전성 플러그층(84)과 층간절연막(80) 전면에 제1 장벽층(86) 및 제2 장벽층(88)을 형성한다. 상기 제1 장벽층(86)은 TiN층으로 형성하는 것이 바람직하다. 하지만, 이외에도 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성할 수도 있다.
상기 제2 장벽층(88)은 Ir층, IrO2층, SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 선택된 층으로 형성할 수도 있다.
상기 제2 장벽층(88)의 전면에는 제1 도전층(90)을 형성한다. 상기 제1 도전층(90)은 커패시터의 하부전극으로 사용된다. 상기 제1 도전층(90)은 Pt층, Ru층, RuO2층, Ir층, IrO2, Rh, 또는 RhO2층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다.
상기 제1 도전층(90)상에는 상기 제1 도전층(90)의 일부영역을 한정하는 실실적으로는 스토리지 노드의 영역을 한정하는 하드 마스크(92)를 형성한다. 상기 하드 마스크(92)로는 실리콘 산화막, 질화막 또는 산화티타늄으로 이루어진 일군중 선택된 어느 하나를 사용한다.
상기 하드 마스크(92)를 사용하여 상기 제1 도전층(90)과 제1 및 제2 장벽층(86, 88)을 순차적으로 식각한 뒤 상기 하드 마스크(92)를 제거하면, 도 26에 도시한 바와 같은 결과물이 형성된다. 즉, 제1 도전층 패턴(90a)와 제1 및 제2 장벽층 패턴(86a, 88a)으로 구성되는 스토리지 노드가 형성된다.
상기 스토리지 노드의 전면과 상기 층간절연막(80)의 전면에는 산화되더라도 도전성을 갖는 물질층(94)을 형성한다. 상기 물질층(94)은 Ru층, RuO2층, Ir층, IrO2, Rh, 또는 RhO2층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성한다. 이외에도 상기 물질층(74)은 알루미늄(Al)등과 같이 산화되면 부도체가 되지만 산소의 확산을 차단하는 성질이 우수한 금속을 사용할 수 있다.
상기 물질층(94)을 전면 이방성식각하면, 도 27에 도시한 바와 같은 상기 스토리지 노드의 측면에 테이프링(tapering) 스페이서(94a)가 형성된다. 상기 식각정도를 조절하여 상기 스페이서(94a)가 상기 제1 장벽층 패턴(86a)의 측면에만 형성되도록 할 수도 있다. 상기 스페이서(94a)가 상기 제1 장벽층 패턴(86a)의 측면에만 형성되는 경우 상기 제1 도전층 패턴(90a)의 측면을 커패시터의 전극으로 활용할 수 있으므로 커패시턴스를 높이는 결과를 가져온다.
계속해서 상기 스페이서(94a)가 형성되어 있는 스토리지 노드 사이에 도 28에 도시한 바와 같이 절연층(96)을 채운다. 이러한 방식은 커패시터의 전극을 상기 제1 도전층 패턴(90a)의 상부면으로 제한하는 것이 되지만 스토리지 노드의 측면을 가장 확실히 보호할 수 있으므로 커패시터의 콘택을 양호하게 하고 동작의 안정성을 보장할 수 있다.
이상으로, 3개의 실시예를 통해서 본 발명의 커패시터 및 그 제조방법을 설명한 바, 상기 3실시예공히 그 공정상의 차이는 조금씩 있지만, 커패시터의 전극과 도전성 플러그층사이의 반응을 차단하는 역할을 하는 제1 장벽층의 측면산화를 확실히 막을 수 있다는 것을 알 수 있다. 또한 커패시터를 구성하는 전극이나 유전체 또는 장벽층 물질을 특정한 한 물질로 한정하여 개시하지 않고 다양한 선택의 가능성을 제시함으로써 상기 기술한 실시예외에도 이들 물질들을 사용하여 다양한 실시예가 있을 수 있음은 자명하다. 예컨대, 상기 실시예들에서는 상기 전극물질을 백금을 사용하여 형성하는 예이지만, 이리듐(Ir)을 사용하여 형성한 뒤, 유전막을 PZT를 사용하여 형성하는 실시예가 있을 수도 있다.
이러한 결과에 의해 본 발명은 커패시터의 전극과 도전성 플러그층의 반응을 방지하는 장벽층의 산화를 확실히 막을 수 있으며, 따라서 콘택의 불량을 제거하여 고집적화에서도 커패시터의 동작을 안정되게 할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (30)

  1. 기판 또는 기판에 형성된 도전성 물질층의 일부를 노출시키는 콘택홀을 포함하는 층간절연막;
    상기 콘택홀을 채운 도전성 플러그층;
    상기 도전성 플러그층과 층간절연막으로 이루어지는 평탄면상에 형성되어 있는 제1 장벽층 패턴;
    상기 제1 장벽층 패턴 상에 형성되어 있으며, 상기 제1 장벽층 패턴보다 넓은 직경을 갖는 제2 장벽층 패턴;
    상기 제2 장벽층 패턴의 전면에 형성된 제1 도전층 패턴;
    상기 제1 도전층 패턴과 제1 및 제2 장벽층 패턴의 측면에 형성되어 있는 엘(L)형 스페이서; 및
    상기 결과물 전면에 순차적으로 형성된 고 유전막과 제2 도전층으로 구성된것을 특징으로 하는 반도체장치의 커패시터.
  2. 제1항에 있어서, 상기 도전성 플러그층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 구성한 것을 특징으로 하는 반도체장치의 커패시터.
  3. 제1항에 있어서, 상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 구성한 것을 특징으로 하는 반도체장치의 커패시터.
  4. 제1항에 있어서, 상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 구성한것을 특징으로 하는 반도체장치의 커패시터.
  5. 제1항에 있어서, 상기 제2 장벽층은 상기 제1 장벽층이 산화되는 것을 방지하는 층으로서 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 구성한 것을 특징으로 하는 반도체장치의 커패시터.
  6. 제1항에 있어서, 상기 스페이서는 상기 제2 장벽층을 구성하는 물질중 선택된 어느 한 물질로 구성한 것을 특징으로 하는 반도체장치의 커패시터.
  7. 제1항에 있어서, 상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 구성한 것을 특징으로 하는 반도체장치의 커패시터.
  8. (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계;
    (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계;
    (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계;
    (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계;
    (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계;
    (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계;
    (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계;
    (h) 상기 스토리지 노드에서 상기 제1 장벽층 패턴의 일부를 언더 컷하는 단계;
    (i) 상기 스토리지 노드의 측면에 상기 언더 컷 부분을 채우는 스페이서를 형성하는 단계; 및
    (j) 상기 결과물의 전면에 유전막 및 제2 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  9. 제8항에 있어서, 상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  10. 제8항에 있어서, 상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  11. 제8항에 있어서, 상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  12. 제8항에 있어서, 상기 제2 장벽층과 상기 스페이서는 공히 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  13. 제8항에 있어서, 상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하되 서로 다르게 형성할 수도 있는 것을 특징으로 하는 커패시터 제조방법.
  14. 제8항에 있어서, 상기 (h)단계에서 언더 컷은 상기 제1 장벽층을 TiN층으로 형성하는 경우 물, 불산(HF), 황산(H2SO4), 질산(Si3N4), 초산, 염산 및 과산화수소수로 이루어진 일군중 선택된 적어도 어느 하나로 구성되는 용액을 사용하여 일정시간 습식식각하여 형성하는 것을 특징으로 하는 커패시터 제조방법.
  15. (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계;
    (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계;
    (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계;
    (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계;
    (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계;
    (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계;
    (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계;
    (h) 상기 스토리지 노드의 전면과 층간절연막 전면에 제1 물질층을 형성하는 단계;
    (i) 상기 제1 물질층의 전면에 제2 물질층을 형성하는 단계;
    (j) 상기 제2 물질층의 전면을 이방성식각하여 상기 제1 물질층의 측면에 더미 스페이서를 형성하는 단계;
    (k) 상기 결과물을 이방성식각하여 상기 더미 스페이서를 제거하고 상기 제1 및 제2 장벽층 패턴의 측면에 제1 물질층 스페이서를 형성하는 단계; 및
    (l) 상기 결과물 전면에 유전막 및 제2 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  16. 제15항에 있어서, 상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  17. 제15항에 있어서, 상기 고 유전막은 STO계열, BST계열, PZT계열 및 PLZT계열로 이루어진 일군중 선택된 어느 한 계열의 유전막으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  18. 제15항에 있어서, 상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  19. 제15항에 있어서, 상기 제2 장벽층은 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  20. 제19항에 있어서, 상기 제2 장벽층은 복층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  21. 제15항에 있어서, 상기 제1 및 제2 도전층 패턴은 Pt층, Ru층, RuO2층, Rh층, RhO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  22. 제21항에 있어서, 상기 제1 및 제2 도전층은 서로 다르게 형성하는 것을 특징으로 하는 커패시터 제조방법.
  23. 제15항에 있어서, 상기 제1 물질층은 도전성을 갖는 물질인 Ru층, RuO2층, Rh층, RhO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  24. 제15항에 있어서, 상기 제2 물질층은 스텝 커버리지가 우수한 CVD 실리콘 산화막 또는 폴리 실리콘층중 선택된 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  25. 제15항에 있어서, 상기 제1 물질층은 산화되었을 때 표면만 산화되는 물질인 알루미늄을 사용하여 형성하는 것을 특징으로 하는 커패시터 제조방법.
  26. (a) 기판 또는 기판상에 형성된 물질층 상에 층간절연막을 형성하는 단계;
    (b) 상기 층간절연막에 상기 기판 또는 물질층의 일부를 노출시키는 콘택홀을 형성하는 단계;
    (c) 상기 콘택홀에 도전성 플러그층을 형성하는 단계;
    (d) 상기 도전성플러그층을 포함하는 상기 층간절연막의 전면에 제1 장벽층을 형성하는 단계;
    (e) 상기 제1 장벽층의 전면에 상기 제1 장벽층의 산화를 방지하기 위해 제2 장벽층을 형성하는 단계;
    (f) 상기 제2 장벽층의 전면에 제1 도전층을 형성하는 단계;
    (g) 상기 제1 도전층, 제1 및 제2 장벽층을 패터닝하여 제1 도전층 패턴, 제1 및 제2 장벽층 패턴으로 구성되는 스토리지 노드를 형성하는 단계;
    (h) 상기 스토리지 노드의 측면에서 적어도 상기 제1 및 제2 장벽층 패턴의 측면은 보호할 수 있는 스페이서를 형성하는 단계; 및
    (i) 상기 스페이서가 형성된 스토리지 노드사이를 절연막으로 채우는 단계를 포함하는 것을 특징으로 하는 커패시터 제조방법.
  27. 제26항에 있어서, 상기 도전성플러그 층은 폴리실리콘층, 텅스텐(W)층, 텅스텐 나이트라이드(WN)층, 텅스텐 실리사이드층(WSi)층으로 이루어진 일군중 선택된 적어도 어느 하나로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  28. 제26항에 있어서, 상기 제1 장벽층은 상기 도전성 플러그층을 구성하는 물질과 상기 제1 도전층을 구성하는 물질의 반응을 방지하기 위한 층으로 TiN층, TaN층, TiSiN층, WN층 및 WBN층으로 이루어진 일군중 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  29. 제26항에 있어서, 상기 제2 장벽층과 상기 스페이서는 공히 산소확산을 방지하는 층으로 상기 제1 장벽층이 산화되는 것을 방지하기 위해 SiN층, SiO2층, Ta2O5층, Ta층, TaN층, Ir층, Ru층, RuO2층 및 IrO2층으로 이루어진 일군중 적어도 선택된 어느 한 층으로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  30. 제26항에 있어서, 상기 제1 도전층 패턴은 Pt층, Ru층, RuO2층, Ir층, IrO2층으로 이루어진 일군중 적어도 선택된 어느 하나로 형성하되 서로 다르게 형성할 수도 있는 것을 특징으로 하는 커패시터 제조방법.
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