KR100691941B1

KR100691941B1 - 반도체 소자의 캐패시터 제조 방법

Info

Publication number: KR100691941B1
Application number: KR1020000083208A
Authority: KR
Inventors: 신동우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-27
Filing date: 2000-12-27
Publication date: 2007-03-08
Also published as: KR20020053548A

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 소정의 하부전극이 형성된 반도체 기판 상부에 TaON박막이 400∼500℃에서 증착된 후, 이 증착온도를 초당 10∼20℃의 범위로 상승시켜 800∼850℃의 온도범위에서 O₂ 분위기로 1∼2초동안 열처리한다. 이후, 이 과정을 동일한 식각장비내에서 다시 반복 실시하여 100∼140Å의 두께로 TaON을 증착한 후, 다시 급속열처리 공정을 이용하여 600∼650℃와 N₂분위기에서 30∼60초동안 열처리하여 Ta₂O₅의 유전체막을 형성함으로써, 공정의 단계가 단순해짐과 아울러 공정시간이 감소되어 그 만큼 제조원가가 감소될 수 있는 반도체 소자의 캐패시터 제조 방법을 제시함에 있다.

유전체막, 캐패시터, TaON, 급속 열처리공정

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device}

도 1(a) 내지 도 1(f)은 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판 2 : 층간절연막

3 : 콘택플러그 4 : 하부전극

5 : 제 1 유전층 6 : 제 2 유전층

7 : 제 3 유전층 8 : 유전체막

9 : 제 1 전극 10 : 제 2 전극

11 : 상부전극

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히 소정의 하부전극이 형성된 반도체 기판 상부에 TaON박막이 400∼500℃에서 증착된 후, 이 증착온도를 초당 10∼20℃의 범위로 상승시켜 800∼850℃의 온도범위에서 O₂ 분위기로 1∼2초동안 열처리한다. 이후, 이 과정을 동일한 식각장비내에서 다시 반복 실시하여 100∼140Å의 두께로 TaON을 증착한 후, 다시 급속열처리 공정을 이용하여 600∼650℃와 N₂분위기에서 30∼60초동안 열처리하여 Ta₂O₅의 유전체막을 형성함으로써, 공정의 단계가 단순해짐과 아울러 공정시간이 감소되어 그 만큼 제조원가가 감소될 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

현재, 256M DRAM이상의 고집적 소자에서 셀(cell)내 캐패시터(capacitor)의 유전물질로 적용하고자 하는 Ta₂O₅는 기존의 SiON 유전체보다 유전율이 3∼4배정도 높으나, 실제 캐패시터구조에 적용함에 있어 많은 어려움이 도출되고 있다.

TaON의 유전율확보를 위한 후속열처리 과정에서, 하부전극(도프트 Si 또는 금속)과의 계면반응을 통해 저유전층을 형성시킴으로써, 전체 캐패시턴스(capacitance)값을 크게 저하시키는 문제가 발생한다.

통상, Ta₂O₅의 후속열처리는 플라즈마 분위기의 저온 열처리와 퍼니스(furnace) 또는 급속열처리(RTP)의 고온 열처리를 거치게 되는데, 일반적으로, 후속열처리가 진행될수록 TaON박막 자체의 특성은 향상될 수 있으나, 하부박막과의 계면은 열화되어 전체 캐패시턴스와 누설전류를 악화시키는 결과를 가져온다.

따라서, 현 기술로는 유전체막 열처리공정시, 유전체막과 하부전극과의 반응을 완전히 억제하지는 못하는 실정이다.

이를 해결하기 위해, 계면반응을 억제시킴과 동시에 Ta₂O₅박막의 유전율을 극대화 할 수 있는 최적의 공정조건을 개발하고 있는 추세이다.

특히, 기가(Giga)급 DRAM 소자에서는 하부전극과 Ta₂O₅유전체 사이의 계면반응을 억제하기 위해 고융점의 금속전극을 하부전극(예를 들면, W, TiN)으로 사용하고 있다.

그러나, 이들 금속전극을 사용함에 있어서도, TaON의 저온 플라즈마처리시 하부전극의 산화를 막을 수 없다. 이는, 플라즈마 공정의 특성상의 문제로, O₂분위기 압력 및 플라즈마 파워의 조절등의 공정을 콘트롤하기 힘들기 때문이다.

따라서, 본 발명의 목적은 캐패시터의 유전체막을 형성하기 위한 소정의 열처리공정시 하부전극이 산화되는 것을 방지하여 유전체막과 하부전극간의 계면특성을 개선하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 소정의 하부전극이 형성된 반도체 기판 상부에 TaON박막이 400∼500℃에서 증착된 후, 이 증착온도를 초당 10∼20℃의 범위로 상승시켜 800∼850℃의 온도범위에서 O₂ 분위기로 1∼2초동안 열처리한다. 이후, 이 과정을 동일한 식각장비내에서 다시 반복 실시하여 100∼140Å의 두께로 TaON을 증 착한 후, 다시 급속열처리 공정을 이용하여 600∼650℃와 N₂분위기에서 30∼60초동안 열처리하여 Ta₂O₅의 유전체막을 형성함으로써, 공정의 단계가 단순해짐과 아울러 공정시간이 감소되어 그 만큼 제조원가가 감소될 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 콘택플러그를 형성하는 단계, 상기 콘택플러그 상부의 소정 영역에 하부전극을 형성하는 단계, 상기 하부전극 상부에 TaON을 증착하고 고온에서 제 1 급속 열처리한 후, 동일한 식각장비내에서 다시 상기 TaON을 증착하고 고온에서 제 2 급속 열처리하여 유전체막을 형성하는 단계 및 상기 유전체막 상부에 상부전극을 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(f)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.

도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연막(2)이 증착된 후, 소정의 식각공정에 의해 반도체 기판(1)의 소정 부위가 노출되도록 콘택홀이 형성된다.

이후, 콘택홀을 메우도록 콘택플러그(3)가 증착된 후, 패터닝되어 형성된다. 콘택플러그(3)는 다결정실리콘과 TiN의 적층구조로 형성되거나, 다결정실리콘, TiSi₂ 및 TiN이 순차적으로 형성된 적층구조로 형성된다.

이후, 콘택플러그(3)를 포함한 전체 구조 상부에 TiN의 하부전극(4)이 증착된 후, 패터닝되어 소정의 구조로 형성된다.

도 1(b)를 참조하면, 하부전극(4)을 포함한 전체 구조 상부에 Ta(OC₂H₅)₅를 근원물질로 하고, O₂를 반응 가스로 하는 MOCVD에 의해 400∼500℃의 온도범위에서 50∼70Å의 두께로 TaON의 제 1 유전층(5)이 형성된다.

도 1(c)를 참조하면, 제 1 유전층(5)을 포함한 전체 구조 상부는 급속 열처리공정에 의해 열처리되어 제 2 유전층(6)이 형성된다. 여기서, 급속 열처리공정은 O₂ 분위기에서 초당 10∼20℃의 온도로 800∼850℃의 온도범위까지 급속히 상승시키고, 800∼850℃의 온도범위로 1∼2초동안 열처리된 후, 800∼850℃의 온도를 400∼500℃의 온도범위까지 하강하면서 열처리된다.

도 1(d)를 참조하면, 이후, 제 2 유전층(6)을 포함한 전체 구조 상부에 Ta(OC₂H₅)₅를 근원물질로 하고, O₂를 반응 가스로 하는 MOCVD에 의해 400∼500℃의 온도범위에서 50∼70Å의 두께로 다시 증착한 후, 다시 O₂를 반응 가스를 사용하여 초당 10∼20℃의 온도로 800∼850℃의 온도범위까지 급속히 상승시키고, 800∼850℃의 온도범위에서 1∼2초동안 열처리한 후, 800∼850℃의 온도를 600∼650℃의 온 도범위까지 하강하면서 열처리하여 Ta₂O₅의 제 3 유전층(7)이 형성된다.

도 1(e)를 참조하면, 제 3 유전층(7)을 포함한 전체 구조 상부는 제 3 유전층(7)의 표면막질을 개선하기 위해 N₂ 분위기에서 600∼950℃의 온도범위로 30∼60초동안 열처리되어 유전체막(8)이 형성된다.

여기서, 유전체막(8)은 하나의 식각장비내에서 인-시튜(In-Situ)로 진행하여 형성된다.

도 1(f)를 참조하면, 이후, 유전체막(8)을 포함한 전체 구조 상부에는 적층구조의 상부전극(11)이 형성된다.

상부전극(11)은 TiN의 박막을 CVD를 이용하여 TiCl₄와 NH₃를 근원 가스로 하여 500∼700℃의 온도범위에서 200∼500Å의 두께로 형성되는 제 1 전극(9)과, 이후, 제 1 전극(9)을 포함한 전체 구조 상부에 TiN의 박막을 PVD를 이용하여 200∼500Å의 두께로 형성되는 제 2 전극(10)으로 형성된다.

전술한 바와 같이, 본 발명은 소정의 하부전극이 형성된 반도체 기판 상부에 TaON박막이 400∼500℃에서 증착된 후, 이 증착온도를 초당 10∼20℃의 범위로 상승시켜 800∼850℃의 온도범위에서 O₂ 분위기로 1∼2초동안 열처리한다. 이후, 이 과정을 동일한 식각장비내에서 다시 반복 실시하여 100∼140Å의 두께로 TaON을 증 착한 후, 다시 급속열처리 공정을 이용하여 600∼650℃와 N₂분위기에서 30∼60초동안 열처리하여 Ta₂O₅의 유전체막을 형성하게 된다.

상술한 바와 같이, 본 발명은 소정의 하부전극이 형성된 반도체 기판 상부에 TaON박막이 400∼500℃에서 증착된 후, 이 증착온도를 초당 10∼20℃의 범위로 상승시켜 800∼850℃의 온도범위에서 O₂ 분위기로 1∼2초동안 열처리한다. 이후, 이 과정을 동일한 식각장비내에서 다시 반복 실시하여 100∼140Å의 두께로 TaON을 증착한 후, 다시 급속열처리 공정을 이용하여 600∼650℃와 N₂분위기에서 30∼60초동안 열처리하여 Ta₂O₅의 유전체막을 형성함으로써, 공정의 단계가 단순해짐과 아울러 공정시간이 감소되어 그 만큼 제조원가가 감소될 수 있다.

또한, 본 발명은 TiN의 하부구조 상부에 TaON박막을 높은 온도범위와 O₂ 분위기에서 증착 및 급속 열처리함으로써, TiN과 TaON박막 사이의 계면반응이 억제되어 하부전극이 산화되지 않아 하부전극의 계면특성이 개선될 수 있다.

또한, 하부전극이 산화되지 않은 상태에서 TaON박막내의 질소를 산소와 치환시켜 Ta₂O₅를 형성함으로써, 유전특성이 좋은 Ta₂O₅를 쉽게 형성할 수 있다.

또한, TaON박막의 증착공정을 2번에 걸쳐 실시함으로써, O₂의 압력을 조절할 수 있어 높은 온도에서의 O₂의 효율성을 높일 수 있다.

Claims

소정의 구조가 형성된 반도체 기판 상부에 콘택플러그를 형성하는 단계;

상기 콘택플러그 상부의 소정 영역에 하부전극을 형성하는 단계;

상기 하부전극 상부에 TaON을 증착하고 고온에서 제 1 급속 열처리한 후, 동일한 식각장비내에서 다시 상기 TaON을 증착하고 고온에서 제 2 급속 열처리하여 유전체막을 형성하는 단계; 및

상기 유전체막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 하부전극은 TiN으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 TaON은 Ta(OC₂H₅)₅를 근원물질로 하고, O₂를 반응 가스로 하는 MOCVD에 의해 400 내지 500℃의 온도범위에서 50 내지 70Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 제 1 급속 열처리는 O₂ 분위기에서 400 내지 500℃의 온도범위로부터 초당 10 내지 20℃의 온도로 800 내지 850℃의 온도범위까지 급속히 상승시키고, 800 내지 850℃의 온도범위로 1 내지 2초동안 열처리된 후, 800 내지 850℃의 온도를 400 내지 500℃의 온도범위까지 하강하면서 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 제 2 급속열처리는 O₂ 분위기에서 400 내지 500℃의 온도범위로부터 초당 10 내지 20℃의 온도로 800 내지 850℃의 온도범위까지 급속히 상승시키고, 800 내지 850℃의 온도범위로 1 내지 2초동안 열처리된 후, 800 내지 850℃의 온도를 600 내지 650℃의 온도범위까지 하강하면서 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 유전체막은 N₂ 분위기에서 600 내지 950℃의 온도범위로 30 내지 60초동안 열처리되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 6 항에 있어서,

상기 열처리는 제 2 급속 열처리공정과 동일한 식각장비내에서 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 유전체막은 100 내지 140Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
제 1 항에 있어서,

상기 상부전극은 TiN의 박막을 CVD를 이용하여 TiCl₄와 NH₃를 근원 가스로 하여 500 내지 700℃의 온도범위에서 200 내지 500Å의 두께로 형성되는 제 1 전극과 상기 제 1 전극 상부에 TiN의 박막을 PVD를 이용하여 200 내지 500Å의 두께로 형성되는 제 2 전극으로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.