KR100309131B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 하부 폴리 플러그와 금속 전극과의 접촉저항을 줄이기 위해 TiN 막을 버퍼층으로 형성하는 단계와, 상기 TiN 막 상부에 텅스텐을 형성하는 단계와, 상기 텅스텐 표면에 플라즈마 처리와 어닐 공정을 수행하여 산화 방지 특성이 있는 텅스텐 나이트라이드 막을 형성하는 단계와, 상기 텅스텐 나이트라이드 막 상부에 Ta2O5막을 형성하는 단계와, 상기 Ta2O5막 상부에 캐패시터 상부 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 디램 소자에 있어서 텅스텐(W)막을 MIM(Metal insulator metal) 구조의 Ta2O5캐패시터의 하부 전극으로 사용할 경우 Ta2O5의 증착 전에 텅스텐에 N2나 NH3플라즈마 처리를 통해 텅스텐 표면에 얇은 WNx층을 형성하여 텅스텐 하부 전극의 산화를 최대한 억제 할 수 있도록 한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
Ta2O5는 기존의 DRAM용 캐패시터 물질인 ONO(Oxide-Nitride-Oxide)보다 유전율이 5배 정도 더 크므로 1G 이상의 고집적도가 요구되는 DRAM의 새로운 캐패시터 물질로서 각광 받고 있다. 특히 Ta2O5는 CVD 공정을 사용하여 높은 스텝 커버리지(Step coverage)를 얻을 수 있고, 후속 열처리 공정에 의해 유전 특성이 좋고 누설전류가 작은 막으로 구성할 수 있다.
기존의 MIS(Metal insulator semiconductor)구조를 사용한 Ta2O5캐패시터의 경우 하부 실리콘-플러그(Si-plug: poly 3) 조밀화에 의해 셀 캐패시턴스가 30㎌ 이상이고 셀 누설 전류가 1㎂ 이하의 특성을 얻을 수 있는 것으로 보고되고 있다.
이보다 소자의 집적도를 더욱 향상시키기 위해서 하부 전극으로 금속(Metal)을 사용한 MIM 구조의 Ta2O5캐패시터가 연구되고 있다. 그 이유는 Ta2O5가 금속 전극 위에 입혀지면 결정성이 향상되어 Ta2O5막의 유전율이 증가하고, 금속의 에너지 장벽이 크므로 Ta2O5막의 누설전류면에서도 유리하기 때문이다. 또한, MIS 구조에서처럼 캐패시터 하부에 도프트 폴리 실리콘이 바로 오지 않으므로 정전 용량 변화에 따른 캐패시터 막의 ΔC 특성이 향상된다.
일반적으로 Ta2O5는 DRAM 셀에 적용되기 위해서 스텝 커버리지가 우수한 CVD 법으로 증착한다. CVD 법으로 증착된 Ta2O5는 막 내에 필연적으로 소스(Source)에 포함된 유기물(Organic) 불순물을 포함하게 된다. 이러한 불순물은 Ta2O5막의 유전성질을 열화시키고 누설전류를 증가시킨다.
따라서, Ta2O5막은 증착 후 후속 열공정을 거치게 된다. 이처럼 후속 열공정에 의해 Ta2O5내의 유기물 불순물이 줄어들고 Ta2O5막의 결정성이 향상되게 되는데 이러한 열공정은 O2나 N2O 분위기에서 700℃이상의 고온에서 진행된다.
앞서 설명한 바와 같이 Ta2O5의 유전특성과 누설전류 특성을 향상하기 위해 하부전극을 금속으로 한 MIM 구조가 연구되고 있는데 Ta2O5의 MIM 구조 하부 전극으로 주로 연구되고 있는 물질로는 W, WN, WSix, TiN 등이 있다. 금속 하부 전극을 사용한 경우 이런한 후속 열공정에 의해 새로운 문제가 생긴다.
대부분의 금속의 경우 Ta2O5캐패시터의 고온 산화분위기 열공정 중에 금속 전극의 산화와 계면 반응이 나타난다. 이러한 금속 하부 전극을 사용한 경우 Ta2O5의 후속 열처리 공정을 진행하게 되면 금속이 산화되어 Ta2O5외의 산화물을 형성하게 되는데 이렇게 되면 캐패시터의 유전율이 감소하게 된다. 또한 계면 반응에 의해 Ta2O5막이 취약해지면 누설전류가 증가하게 된다.
MIM 구조의 캐패시터 하부 전극으로 텅스턴을 사용하면 Ta2O5막의 증착 중이나 Ta2O5막의 후 열처리 공정중에 쉽게 텅스텐-산화막(W03)을 형성한다. 텅스턴-산화막이 생성되면 캐패시터의 Tox가 증가하는데 이렇게 되면 단위 셀당 충분한 정전용량을 확보하기가 어려워 진다. 또한, 텅스텐-산화막은 리키(Leaky)한 것으로 알려져 있는 물질로서 결과적으로 Ta2O5캐패시터의 누설전류 특성을 열화 시킨다.
따라서, 본 발명은 텅스텐 하부 전극의 저온 플라즈마 처리와 어닐(Anneal)을 통하여 산화 방지 특성이 있는 얇은 WNx 막을 형성하여 Ta2O5막의 증착이나 후 열처리 공정에서 텅스텐-산화막의 생성을 최대한 억제할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 하부 폴리 플러그와 금속 전극과의 접촉저항을 줄이기 위해 TiN 막을 버퍼층으로 형성하는 단계와, 상기 TiN 막 상부에 텅스텐을 형성하는 단계와, 상기 텅스텐 표면에 플라즈마 처리와 어닐 공정을 수행하여 산화 방지 특성이 있는 텅스텐 나이트라이드 막을 형성하는 단계와, 상기 텅스텐 나이트라이드 막 상부에 Ta2O5막을 형성하는 단계와, 상기 Ta2O5막 상부에 캐패시터 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 캐패시터 제조 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 플러그 2: TiN 막
3: 텅스텐(W)막 3A: 텅스텐 나이트라이드(WNx)막
4: Ta2O5막 5: TiN 막
6: P4 막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 캐패시터 제조 방법을 설명하기 위해 도시한 단면도이다.
도 1(a)에서, MIM 구조의 Ta2O5캐패시터의 하부 금속 전극으로는 W, WN, TiN 등이 연구되고 있다. 이러한 금속 하부 전극은 CVD 법으로 제작되는데, 하부 전극인 제 1 폴리 플러그(1)와 금속 전극과의 접촉저항을 줄이기 위해 TiN 막(2)을 버퍼층으로 사용한다. 이때, TiN 막(2) 두께는 100 내지 200Å 두께로 증착한다.
TiN 막(2) 상부에 CVD 법으로 텅스텐(3)을 400 내지 600Å 두께로 증착하여 금속 하부 전극을 형성한다.
도 2(b)에서, 텅스텐 막(3)을 열적으로 질화시키기 위해 800℃ 이상의 고온이 필요한데, 이 온도에서는 텅스텐 막(3) 하부 전극을 열화시킬 염려가 있다. 따라서, 텅스텐 막(3) 하부 전극의 열화를 최소화 하기 위하여 N2또는 NH3저온 플라즈마를 통하여 텅스텐 막(3) 표면에 텅스텐 나이트라드(WNx)막(3A)막을 형성시킨다. 이후 WNx 막(3A)의 스트레스를 줄이기 위한 방법으로 N2또는 NH3분위기에서 어닐(Anneal) 공정을 수행한다. 이때, N2또는 NH3플라즈마의 파워는 50 내지 200W 이고, 온도는 350 내지 500℃, 처리 시간은 1 내지 3분이다. 텅스텐 어닐은 N2또는 NH3분위기에서 수행하는데 온도는 600 내지 700℃ 이고, 처리 시간은 30분이다. 이후, Ta2O5막(4)을 150 내지 220Å 두께로 증착한다. Ta2O5막(4)의 증착 후 후속 열처리 공정을 진행한다. 이러한 후속 열처리에는 익스-시튜 플라즈마(Ex-situ plasma) 처리나 UV/O3등의 400℃ 이하 저온 열공정과 600℃ 이상에서 RTP 등의 고온 열처리가 진행된다.
도 1(c)에서, 캐패시터 상부 전극을 형성한다. 상부 전극은 TiN 막(5)을 베리어층으로 하여 제 2 폴리 플러그(6)를 사용한다.
상술한 바와 같이 본 발명은 텅스텐 하부 전극에 N2또는 NH3분위기에서 플라즈마 처리와 후속 어닐 처리를 통하여 텅스텐 표면에 양질의 WNx 막을 형성하여 이후 Ta2O5막의 증착과 후속 열처리 공정에서 텅스텐 하부 전극이 산화되는 것을 방지할 수 있다.
또한, 텅스텐 하부 전극의 산화가 방지되면 후속 공정에서 WO3에 의한 Tox 의 증가가 억제된다. 이렇게 되면 DRAM 캐패시터의 정전 용량을 확보하는데 유리하다.
Ta2O5막 후속 열처리에 의한 WO3의 형성은 Ta2O5막에 스트레스를 가하므로 누설전류가 커질 위험이 있는데 WNx 에 의해 텅스텐의 산화가 방지되면 Ta2O5캐패시터의 누설전류의 열화를 막을 수 있다.
Claims (7)
- 텅스텐을 하부 전극으로 사용한 캐패시터의 제조 방법에 있어서,하부 폴리 플러그와 금속 전극과의 접촉저항을 줄이기 위해 TiN 막을 버퍼층으로 형성하는 단계와,상기 TiN 막 상부에 텅스텐을 형성하는 단계와,상기 텅스텐 표면에 플라즈마 처리와 어닐 공정을 수행하여 산화 방지 특성이 있는 텅스텐 나이트라이드 막을 형성하는 단계와,상기 텅스텐 나이트라이드 막 상부에 Ta2O5막을 형성하는 단계와,상기 Ta2O5막 상부에 캐패시터 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 텅스텐 나이트라이드 막의 두께는 20 내지 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 텅스텐은 CVD 법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 텅스텐의 두께는 400 내지 600Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 텅스텐과 하부 폴리 실리콘과의 버퍼층으로는 CVD TiN을 사용하며 100 내지 200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 처리는 N2또는 NH3분위기에서 수행하고, 플라즈마 파워는 50 내지 200W, 플라즈마 처리 시간은 2 내지 3분 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 텅스텐의 어닐 공정은 N2분위기로 500 내지 700℃ 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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