KR19990048782A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부전극을 형성하고 상기 하부전극을 RTN 처리하는 공정과, 상기 하부전극 상부에 Ta2O5박막으로 유전체막을 형성하는 공정과, 상기 유전체막 상부에 MOCVD 방법으로 제1TiN 을 일정두께 형성하는 공정과, 상기 제1TiN 상부에 제2TiN 을 형성하되, MOCVD 방법과 플라즈마처리공정을 이용하여 형성하는 공정과, 상기 제2TiN 표면 상부에 도전층을 증착하여 상부전극을 형성하는 공정으로 캐패시터를 형성하여 후속 열공정시 유전체막과 상부전극 간의 유효산화막 두께가 증가되지않도록 함으로써 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터에 구비되는 유전체막을 고유전물질로 형성할때 사용되는 상부전극에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.
그리하여, 유전상수 Er 이 높은 고유전성의 탄탈륨산화막 ( Ta2O5), BST ( (Ba,Sr)TiO3) 막, PZT ( PbZrTiO3) 막, SBT ( SrBi2Ta2O9) 막 또는 PLZT ( PbLaZrTiO3) 막으로 유전체막으로 하고, 상부 및 하부전극으로 백금(Pt)이나 전도성 산화막을 사용하였다.
도시되진않았으나 종래기술을 상세히 설명하면 다음과 같다.
먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성되고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.
그 다음에, 캐패시터가 형성되도록 예정된 부분에 확산방지막인 제1TiN과 제1다결정실리콘막으로 이루어진 하부전극을 형성한다. 그리고, 상기 하부전극 상부에 유전체막을 적층하고, 그 상부에 장벽금속층인 제2TiN/다결정실리콘막의 적층구조로 이루어진 상부전극을 적층하여 캐패시터를 형성한다. 여기서, 상기 다결정실리콘막은 CVD 방법이나 PVD 방법으로 형성된 W 박막이나 Pt박막으로 형성할 수도 있다.
그리고, 상기 유전체막은 Ta2O5, BST 막, PZT 막, SBT 막, SBNO ( SrBi2Nb2O9) 또는 PLZT 막의 강유전체막으로 형성한다.
여기서, 상기 제1, 제2 TiN은 스퍼터링방법으로 형성하거나, TDMAT, TiCl4등의 원료를 이용한 CVD 방법으로 형성할 수 있다.
그 다음에, 캐패시터를 형성하기 위한 마스크(도시안됨)를 이용한 식각공정으로 상기 상부전극, 유전체막 및 하부전극을 순차적으로 식각하여 예정된 부분에 캐패시터를 형성한다.
그러나, TiN의 물성은 TiN 의 증착 방식과 원료 물질에 의해서 그 특성이 매우 달라서, Ta2O5를 사용하는 경우에 있어서, 캐패시터의 전기적 특성이 크게 영향 받는다.
그리고, 상기 TiN 을 상부전극에 사용하는 경우는, 스퍼터된 TiN의 단차피복성 ( step coverage ) 이 불량하여 표면적을 증가시키기 위한 삼차원적구조의 캐패시터 형성시 다량의 누설전류가 유발되어 적용하기가 어렵다.
또한, TiCl4및 NH3을 이용하여 CVD 법으로 증착된 CVD TiN 경우는 단차피복성 면에서 스퍼터링방법의 TiN 에 비하여 매우 우수하나, TiN/다결정실리콘막의 적층구조 형성후 고온 열처리공정으로 경우, 캐패시터의 유효 산화막 두께가 증가하는 문제점이 있다.
※열처리 조건 825 ℃, 15 분, N2분위기
열처리 전 열처리 후
유효 산화막 두께 32 Å 48.6 Å
표1. CVD TiN/다결정실리콘막을 상부전극으로하는 경우 Ta2O5를 유전체막으로 하는 캐패시터의 열처리 전후 유효 산화막 변화.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, Ta2O5증착후 TiN 증착을 엠.오.에스. 화학기상증착 ( metal organic source chemical vapor deposition, 이하에서 MOCVD 라 함 ) 를 이용하여 일부 증착하고, 나머지 TiN 은 MOS 을 이용하여 증착하되, 상기 나머지 TiN 을 플라즈마처리하여 형성함으로써 고온 열처리공정시 유효산화막의 증가를 억제하여 소자의 특성을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1 및 도 2 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
표 1 은 캐패시터의 유전체막인 탄탈륨산화막의 열처리공정 전,후 유효산화막 두께를 도시함.
<도면의주요부분에대한부호의설명>
11 : 하부전극 13 : Ta2O5
15 : 질화막 17 : 제1TiN, TiCxNy
19 : 제2TiN
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
하부전극을 형성하고 상기 하부전극을 RTN 처리하는 공정과,
상기 하부전극 상부에 Ta2O5박막으로 유전체막을 형성하는 공정과,
상기 유전체막 상부에 MOCVD 방법으로 제1TiN 을 일정두께 형성하는 공정과,
상기 제1TiN 상부에 제2TiN 을 형성하되, MOCVD 방법과 플라즈마처리공정을 이용하여 형성하는 공정과,
상기 제2TiN 표면 상부에 도전층을 증착하여 상부전극을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 및 도 2 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 관계도이다.
먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성되고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.
그 다음에, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 불순물 접합영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 하부전극(11)을 다결정실리콘막으로 형성한다.
그리고, 상기 하부전극(11) 표면에 형성된 자연산화막을 HF용액이나 비.오.이. ( buffered oxide etchant, 이하에서 BOE 라 함 ) 용액으로 제거하고, 전체 표면을 RTN 처리하여 전하저장전극 표면에 질화막(13)을 형성한다.
이때, 상기 RTN 공정은 800 ∼ 900 ℃ 정도의 온도에서 NH3가스를 이용하여 30 ∼ 100 초 정도의 시간동안 실시한다.
그 다음에, 상기 질화막(13) 상부에 Ta2O5박막(15)을 저압화학기상증착 ( Low Pressure Chemical Vapor Deposition, 이하에서 LPCVD 이라 함 ) 방법으로 얇게 증착한다.
이때, 상기 LPCVD 방법은, 350 ∼ 450 ℃ 정도의 증착온도에서 압력을 수백mTorr ∼ 수 Torr 정도로 하여 실시한다.
또한, 상기 Ta2O5박막(15)은 플라즈마화학기상증착 ( Plasma Enhanced Chemical Vapor Deposition, 이하에서 PECVD 이라 함 ) 방법으로 증착하여도 무방하다.
그 다음에, 상기 Ta2O5박막(15)의 산소 공핍 결함을 제거하기 위하여 N2O 가스를 플라즈마 여기시켜 150 ∼ 450 ℃ 정도의 온도에서 2 ∼ 30 분 정도의 시간동안 N2O 가스 플라즈마 처리한다.
그리고, 상기 Ta2O5박막(15)의 결정화 및 Ta2O5박막(15) 하부의 질화막(13)에 산화처리를 목적으로 산소 분위기에서 720 ∼ 800 ℃ 온도로 10 ∼ 40 분 정도의 시간동안 퍼니스 열처리하되, 알.티.오. ( Rapid Temp. Oxide, 이하에서 RTO 라 함 ) 공정으로 대신할 수도 있다. 이때, 상기 RTO 공정은 850 ∼ 920 ℃ 정도의 온도에서 10 ∼ 80 초 정도 실시한다.
그 다음에, TDMAT ( Ti[N(CH3)2]4) 와 NH3가스를 원료로 하여 엠.오.씨.브이.디. ( Metal Orgnic Chemical Vapor Depositlon, 이하에서 MOCVD 라 함 ) 방법으로 증착하고자 하는 TiN 의 일정두께를 비정질 상태로 증착한다. 이때, 상기 MOCVD 방법은, 370 ∼ 450 ℃ 정도의 온도, 100 ∼ 900 mTorr 정도의 압력으로 실시한다.
여기서, 상기 일정두께 증착된 TiN 은 TiCxNy(17)으로 탄소의 함량 ( C/Ti의 비율 : 0.3 ∼ 0.6 ) 이 매우 높고, 산소를 매우 잘 흡수하여 TiOxCyNz으로 조성이 바뀌는 특성이 매우 강하다.
그 다음에, TiCxNy(17) 증착공정과 같은 공정조건으로 상기 TiN 의 나머지 일정두께를 MOCVD 방법을 이용하여 총 300 ∼ 900 Å 정도의 두께가 되도록 증착하되, TiN 막질을 개선하기 위하여 TiN 박막 증착공정과 플라즈마처리공정을 반복하여 박막의 막질을 개선한다.
이와 같이 2차로 증착된 TiN막(19)은 TiN 내에 탄소의 함량이 매우 적고, 산소를 흡수하지 않는다.
이때, 상기 플라즈마처리공정은 TiN 을 10 ∼ 70 Å 정도 증착후 질소와 수소 분위기 또는 NH3분위기에서 100 ∼ 450 ℃ 정도의 온도로 실시한다. 그리고, 플라즈마 처리된 TiN 은 비정질에서 다결정으로 변환된다. (도 1)
후속공정으로, 상기 도 1 의 구조 상부표면에 다른 다결정실리콘막을 형성함으로써 상부전극을 완성하여 캐패시터를 형성한다. (도 1)
상기 도 2 는, MOCVD 방법으로 증착된 TiN 중에서 층간절연막의 평탄화를 위한 열처리공정 전,후 플라즈마처리되지 않은 TiN 의 두께에 따른 유효 산화막 두께 변화를 도시하는 것으로, 플라즈마처리되지 않은 TiN 의 두께가 작을 수록 열처리후 유효 산화막 두께가 점점 두꺼워짐을 알 수 있으며, 플라즈마처리되지 않은 TiN 의 두께가 250 Å 이상인 경우는 열처리 전,후의 유효 산화막 두께 증가가 거의 없음을 알수 있다.
이 결과로 부터 플라즈마처리 되지 않은 MOCVD 로 증착된 TiN, 즉 TiCxNy(17) 는 적어도 200 ∼ 500 Å 정도 두께로 증착되어야 하며, 2차로 증착된 TiN(19)은 100 ∼ 400 Å 정도의 두께로 증착되어야 함을 알 수 있다. (도 2)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 유전체막 상부에 형성된 상부전극의 막질을 향상시켜 후속열공정시 유발되는 유효산화막의 두께 증가를 억제함으로써 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (11)

  1. 하부전극을 형성하고 상기 하부전극을 RTN 처리하는 공정과,
    상기 하부전극 상부에 Ta2O5박막으로 유전체막을 형성하는 공정과,
    상기 유전체막 상부에 MOCVD 방법으로 제1TiN 을 일정두께 형성하는 공정과,
    상기 제1TiN 상부에 제2TiN 을 형성하되, MOCVD 방법과 플라즈마처리공정을 이용하여 형성하는 공정과,
    상기 제2TiN 표면 상부에 도전층을 증착하여 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 청구항 1 에 있어서,
    상기 RTN 공정은 800 ∼ 900 ℃ 정도의 온도에서 NH3가스를 이용하여 30 ∼ 100 초 정도의 시간동안 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  3. 청구항 1 에 있어서,
    상기 Ta2O5박막은 PECVD 방법이나 350 ∼ 450 ℃ 정도의 증착온도에서 압력을 수백mTorr ∼ 수 Torr 정도의 LPCVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 청구항 1 에 있어서,
    상기 Ta2O5박막은 N2O 가스를 플라즈마 여기시켜 150 ∼ 450 ℃ 정도의 온도에서 2 ∼ 30 분 정도의 시간동안 N2O 가스 플라즈마 처리하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 청구항 1 에 있어서,
    상기 Ta2O5박막은 720 ∼ 800 ℃ 정도 온도에서 10 ∼ 40 분 정도의 시간동안 퍼니스 열처리하거나 RTO 처리하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 청구항 5 에 있어서,
    상기 RTO 처리공정은 850 ∼ 920 ℃ 정도의 온도에서 10 ∼ 80 초 정도 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 청구항 1 에 있어서,
    상기 제1TiN 은 TDMAT ( Ti[N(CH3)2]4) 와 NH3가스를 원료로 하여 MOCVD 방법으로 증착하되, 비정질 상태로 200 ∼ 500 Å 정도의 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 청구항 1 또는 청구항 7 에 있어서,
    상기 제1TiN 은 TiCxNy으로 탄소의 함량, 즉 C / Ti 의 비율이 0.3 ∼ 0.6 인 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 청구항 1 또는 청구항 7 에 있어서,
    상기 MOCVD 공정은 370 ∼ 450 ℃ 정도의 온도, 100 ∼ 900 mTorr 정도의 압력으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  10. 청구항 1 에 있어서,
    상기 플라즈마처리공정은, TiN 을 10 ∼ 70 Å 정도의 두께 증착하고, 질소와 수소가스의 분위기 또는 암모니아가스 분위기의 100 ∼ 450 ℃ 온도에서 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  11. 청구항 1 에 있어서,
    상기 제2TiN 은 TDMAT ( Ti[N(CH3)2]4) 와 NH3가스를 원료로 하여 MOCVD 방법으로 100 ∼ 400 Å 두께 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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US6635524B2 (en) 2001-06-12 2003-10-21 Hynix Semiconductor Inc. Method for fabricating capacitor of semiconductor memory device
KR100671605B1 (ko) * 1999-08-09 2007-01-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100695887B1 (ko) * 2004-12-09 2007-03-20 삼성전자주식회사 티타늄질화막 형성 방법 및 상기 티타늄질화막을 이용한금속-절연체-금속 커패시터의 하부전극 형성 방법

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