KR20070003041A - 반도체소자의 캐패시터 및 그 제조방법 - Google Patents
반도체소자의 캐패시터 및 그 제조방법 Download PDFInfo
- Publication number
- KR20070003041A KR20070003041A KR1020050058768A KR20050058768A KR20070003041A KR 20070003041 A KR20070003041 A KR 20070003041A KR 1020050058768 A KR1020050058768 A KR 1020050058768A KR 20050058768 A KR20050058768 A KR 20050058768A KR 20070003041 A KR20070003041 A KR 20070003041A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- capacitor
- semiconductor device
- manufacturing
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 27
- 229910052782 aluminium Inorganic materials 0.000 claims description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 22
- 238000010438 heat treatment Methods 0.000 claims description 19
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 229910000069 nitrogen hydride Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 55
- 239000010408 film Substances 0.000 description 54
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 하부전극과 상부전극을 다결정실리콘층과 Al층의 적층 구조로 형성하고, 유전막으로 알루미나막을 형성하였으므로, 하부전극이 다결정실리콘층-Al층의 적층 구조로 형성되어 열처리에 의한 전극의 산화가 진행되지 않아서 표면적이 증가되고, 소자의 축퇴가 방지되며, 유전율이 큰 알루미나막을 사용하므로 절연막 두께를 감소시킬 수 있다. 그러므로 정전용량이 증가되며, 내부적으로 MIM 캐패시터가 형성되어 누설전류가 감소되고 절연파괴 특성이 향상되며, 하나의 장비로 연속 공정을 진행 할 수 있어 비용이 절감된다.
캐패시터, 알루미나막, MIM
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터를 설명하기 위해 나타내보인 도면들이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 층간절연막 12 : 하부전극
14 : 산화막 16 : 질화막
18 : SiOxNy막 20 : 상부전극
32, 40 : 다결정실리콘층 34, 38 : Al층
36 : 알루미나막
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 캐패시터의 유전막으로 종래 질화막 대신 유효두께를 더욱 감소시킬 수 있는 알루미나 ( Al₂O₃)막을 사용하고, 도전막으로 Al층을 사용하여 캐패시터의 절연파괴전압을 높이고, 누설전류를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
이때 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(ONO; oxide-nitride-oxide)막을 유전체로 사용하고 있다. 따라서 캐패시터의 정전용량(C)은 C=(ε0 ×εr×A)/T (여기서 ε0 은 진공 유전율(permittivity of vacuum), εr 은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다. 즉, 높은 유전상수를 갖는 유전물질, 예를 들어 탄탈륨옥사이드(Ta2O5), 티타늄옥사이드(TiO2) 또는 티탄산트론튬(SrTiO3)등이 연구되고 있으나, 이러한 물질들의 절연파괴전압등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
그리고 캐패시터의 하부전극의 표면적을 증가시키기 위하여 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 하부전극을 형성하는 등의 캐패시터의 높이를 증가시키는 방법은 캐패시터의 높이 증가에 따른 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워진다.
또한 셀 효율을 증가시키기 위하여 비트라인당 셀 수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용 가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐패시터에서는 캐패시터의 높이를 증가시키고, 하부전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain)을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터를 설명하기 위해 나타내보인 도면들이다.
먼저 도 1a를 참조하면, 비록 도면에 도시되지는 않으나 반도체 기판에 소자분리 산화막과 MOSFET, 비트라인 등의 하부 구조물을 형성한다. 다음에 상기 하부구조물 전표면상에 하부전극용 콘택플러그를 구비하는 반도체 기판(10) 위에 다결정실리콘층 패턴으로 된 하부전극(12)을 형성하고, 상기 하부전극(12)의 표면에 형 성된 산화막을 HF 용액으로 제거하는 전세정 공정을 진행한다.
다음에, 상기 하부전극(12)의 표면에 저압 화학기상증착 방법으로 질화막을 유전막(16)으로 형성한 후, 열산화 처리하면 상기 질화막(16)과 다결정실리콘층(12)의 사이에는 실리콘옥사이드(SiO₂)재질의 산화막(14)이 형성되고, 상기 질화막(16)의 상부로는 SiOxNy막(18)이 형성된다. 이때 상기 질화막(16) 자체가 SiOxNy 재질로 변화될 수도 있다.
다음에 도 1b를 참조하면, 상기 SiOxNy막(18) 상에 다결정실리콘 재질의 상부전극(20)을 형성하여 SIS(semiconductor-insulator-semiconductor) 구조의 캐패시터를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 하부전극(12)과 상부전극(20)을 다결정실리콘층으로 형성하고, 유전막(16)으로 질화막을 사용하는 SIS 구조의 캐패시터를 형성한다. 그런데, 디자인 룰이 감소하여 셀 면적도 감소하면서 충분한 정전용량을 확보하기 위하여 유전막(16)의 유효 두께를 감소시켜야하나, 질화막은 유효두께가 40Å 이하로 줄어들면 산화저항성이 급격히 감소되어 후속 열산화 공정시 하부전극(12)이나 비트라인 등의 하부 구조물이 산화되고, 캐패시터 자체의 누설전류가 증가되고 절연파괴전압이 감쇠하는 등의 문제점이 발생한다.
또한 상-하부 전극을 다결정실리콘층으로 형성하여 전극에서 축퇴가 일어나고, 유전막과 전극계면에 산화막이 형성되어 유효 산화막 두께를 증가시켜 정전용량을 감소시키는 다른 문제점도 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 캐패시터의 유전막으로 유전율이 높은 알루미나막을 사용하고, 전극으로 Al층을 사용하여 캐패시터의 정전용량을 확보가 용이하고, 누설전류를 감소시키며, 절연파괴전압은 증가시켜 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체 기판 상에 하부전극 컨택플러그를 구비하는 반도체 기판 위에 다결정실리콘층과 알루미늄층의 적층 구조를 포함하는 하부전극을 형성하는 제1 단계; 상기 하부전극 위에 알루미나막으로 유전막을 형성하는 제2 단계; 및 상기 유전막 위에 알루미늄층을 포함하는 상부전극을 형성하는 제3 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 다결정실리콘층은 도프트(doped), 언도프트(undoped) 또는 도프드-언도프트(dope/undoped)의 적층구조로 형성하는 것이 바람직하다.
상기 다결정실리콘막은 언도프트 다결정실리콘층을 시드로 형성하고, 진공 열처리하는 것이 바람직하다.
상기 하부전극의 알루미늄층 형성 전에 다결정실리콘층에 습식 또는 건식 전세정을 실시할 수 있다.
상기 알루미나막은 화학기상증착, 원자층증착 또는 플라즈마 유도 원자층증착 방법 가운데 하나를 이용하여 형성할 수 있다.
상기 알루미나막 증착 전에 암모니아(NH₃), 질소(N₂) 가스 분위기에서 플라즈마 열처리, 급속열처리 또는 로 열처리 방법 가운데 하나를 이용하여 열처리하는 단계를 더 포함하는 것이 바람직하다.
상기 알루미나막 증착 후 암모니아(NH₃), 질소(N₂) 또는 아르곤(Ar) 가스 분위기에서 400 내지 1000℃ 온도에서 열처리하는 것이 바람직하다.
상기 상부전극은 알루미늄층-다결정실리콘층의 적층 구조로 형성하는 것이 바람직하다.
상기 유전막은 하프늄옥사이드막, 탄탈륨산화막으로 형성할 수 있다.
상기 제1 단계 내지 제3 단계에 있어서, 적어도 2개의 단계를 인-시튜로 진행할 수 있다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.
먼저 도 2a를 참조하면, 도면에 도시되어 있지는 않으나, 반도체 기판상에 활성영역을 정의하는 소자분리 산화막과 MOSFET 및 비트라인 등과 하부구조물을 형성한다. 다음에 상기 구조의 전 표면에 하부전극용 콘택플러그를 구비하는 반도체 기판(10) 위에 하부전극용의 제1 다결정실리콘층(poly-silicon)(32)을 형성한다. 여기서 상기 제1 다결정실리콘층(32)은 도프트(doped), 언도프트(undoped) 또는 도프트-언도프트(doped-undoped) 적층구조의 다결정실리콘으로 저압 화학기상증착 방법으로 증착할 수 있다. 또한, 언도프드 다결정실리콘층을 시드로 형성하고, 진공 열처리여 표면적으로 증가시키거나, 표면이 울퉁불퉁한 준안정 다결정실리콘(MPS; meta-stable poly silicon)으로 형성할 수도 있다.
다음에 도 2b를 참조하면, 상기 제1 다결정실리콘층(32)을 HF 용액으로 이용한 습식 또는 건식 방법으로 전세정하여 산화막을 제거하고, 상기 제1 다결정실리콘층(32)상에 제1 알루미늄(Al)층(34)을 화학기상증착(CVD; Chemical Mechanical Deposition)이나 물리기상증착(PVD; Physical Vapor Deposition) 또는 원자층 증착(ALD; Atomic Layer Deposition)등의 방법으로 형성한 후, 상기 제1 알루미늄(Al)층(34)과 제1 다결정실리콘층(32)을 패터닝하여 제1 다결정실리콘층(32)과 제1 알루미늄(Al)층(34) 패턴으로 된 하부전극을 형성한다. 여기서 상기 하부전극이 제1 다결정실리콘층(32)과 제1 알루미늄(Al)층(34)의 적층 구조로 형성되어 준안정 다결정실리콘층으로 표면적이 증가되고, 알루미늄(Al)층에 의한 축퇴가 일어나지 않아 정전용량이 증가된다.
다음에, 상기 제1 알루미늄(Al)층(34) 표면에 알루미나(Al₂O₃)막(36)으로 된 유전막을 형성한다. 여기서 상기 알루미나막(36)은 화학기상증착이나 원자층 증착 또는 플라즈마 원자층 증착(PEALD; Plasma Enhanced ALD) 등의 방법으로 형성하며, 상기 알루미나(Al₂O₃)막(36) 증착 전에 암모니아(NH₃), 질소(N₂) 등의 가 스 분위기에서 플라즈마 열처리, 급속열처리 또는 로(furnace) 열처리 등의 방법으로 열처리하여 제1 알루미늄(Al)층(34)의 표면을 질화 처리하는 공정을 구비할 수도 있다. 또한 상기 알루미나(Al₂O₃)막(36)은 하프늄옥사이(HfO₂)막 또는 탄탈륨옥사이드(Ta₂O 5)막 등의 고유전 물질로 대체할 수도 있다.
다음에 상기 결과물을 암모니아(NH₃), 질소(N₂) 및 아르곤(Ar) 등의 가스 분위기에서 급속열처리나, 로 열처리 등의 방법으로 400 내지 1000℃ 온도에서 후속 열처리한다. 그러면, 알루미나(Al₂O₃)막(36) 증착이나 후속 열처리 공정에서도 알루미늄(Al)층이 알루미나(Al₂O₃)나 질화알미늄(AlN)으로 변화되므로 산화막 생성에 의한 산화막 두께 증가를 방지할 수 있어 유전체의 유효두께(Teff)를 25Å 이하로 낮출 수 있다.
다음에 도 2c를 참조하면, 상기 알루미나(Al₂O₃)막(36) 상부에 제2 알루미늄(Al)층(38)과 제2 다결정실리콘층(40)의 적층 구조로 된 상부전극을 형성한다. 여기서 상기 상부전극은 알루미늄(Al)층의 단일막으로 형성할 수 있으며, 상기 제2 알루미늄(Al)층(38)은 화학기상증착이나 물리기상증착 또는 원자층 증착등의 방법으로 형성할 수 있다. 또한, 상기 제1 알루미늄(Al)층(34) 증착, 제1 알루미늄(Al)층(34)의 표면 질화 공정, 알루미나막(36) 증착 및 제2 Al층(38) 증착 공정으로 이어지는 공정에서 적어도 2개 이상의 공정을 인-시튜(in-situ)로 진행하거나 클리스터로 진공을 유지한 상태에서 연속적으로 진행할 수 있어 공정이 단순화되고, 장비 투자를 절감할 수 있다. 또한 내부적으로 MIM 구조의 캐패시터가 형성되므로 알루미늄(Al)과 알루미나(Al₂O₃) 간의 일함수 차이로 누설전류가 감소되고, 절연파괴 특성도 향상된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 하부전극과 상부전극을 다결정실리콘층과 알루미늄(Al)층의 적층 구조로 형성하고, 유전막으로 알루미나(Al₂O₃)막을 형성하였으므로, 하부전극이 다결정실리콘층-알루미늄(Al)층의 적층 구조로 형성되어 표면적이 증가되고, 소자의 축퇴가 방지되며, 유전율이 큰 알루미나(Al₂O₃)막을 사용하므로 절연막 두께를 감소시킬 수 있어 정전용량이 증가되며, 내부적으로 MIM 캐패시터가 형성되어 누설전류가 감소되고 절연파괴 특성이 향상되며, 하나의 장비로 연속 공정을 진행 할 수 있어 비용이 절감되는 등의 이점이 있다.
Claims (10)
- 반도체 기판 상에 하부전극 컨택플러그를 구비하는 반도체 기판 위에 다결정실리콘층과 알루미늄층의 적층 구조를 포함하는 하부전극을 형성하는 제1 단계;상기 하부전극 위에 알루미나막으로 유전막을 형성하는 제2 단계; 및상기 유전막 위에 알루미늄층을 포함하는 상부전극을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 다결정실리콘층은 도프트(doped), 언도프트(undoped) 또는 도프드-언도프트(dope/undoped)의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 다결정실리콘막은 언도프트 다결정실리콘층을 시드로 형성하고, 진공 열처리하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 하부전극의 알루미늄층 형성 전에 다결정실리콘층에 습식 또는 건식 전세정을 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 알루미나막은 화학기상증착, 원자층증착 또는 플라즈마 유도 원자층증착 방법 가운데 하나를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 알루미나막 증착 전에 암모니아(NH₃), 질소(N₂) 가스 분위기에서 플라즈마 열처리, 급속열처리 또는 로 열처리 방법 가운데 하나를 이용하여 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 알루미나막 증착 후 암모니아(NH₃), 질소(N₂) 또는 아르곤(Ar) 가스 분위기에서 400 내지 1000℃ 온도에서 열처리하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 상부전극은 알루미늄층-다결정실리콘층의 적층 구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 유전막은 하프늄옥사이드막, 탄탈륨산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서,상기 제1 단계 내지 제3 단계에 있어서, 적어도 2개의 단계를 인-시튜로 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058768A KR100687904B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 캐패시터 및 그 제조방법 |
| US11/271,601 US7387929B2 (en) | 2005-06-30 | 2005-11-10 | Capacitor in semiconductor device and method of manufacturing the same |
| US12/117,904 US20080211003A1 (en) | 2005-06-30 | 2008-05-09 | Capacitor in semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058768A KR100687904B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 캐패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070003041A true KR20070003041A (ko) | 2007-01-05 |
| KR100687904B1 KR100687904B1 (ko) | 2007-02-27 |
Family
ID=37590139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058768A KR100687904B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체소자의 캐패시터 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7387929B2 (ko) |
| KR (1) | KR100687904B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060081470A (ko) * | 2005-01-07 | 2006-07-13 | 삼성전자주식회사 | 박막트랜지스터 기판과 그 제조방법 |
| KR20100041179A (ko) | 2008-10-13 | 2010-04-22 | 매그나칩 반도체 유한회사 | 유전체, 이를 구비한 캐패시터 및 그 제조방법, 반도체 소자 제조방법 |
| US8860107B2 (en) * | 2010-06-03 | 2014-10-14 | International Business Machines Corporation | FinFET-compatible metal-insulator-metal capacitor |
| CN104916523B (zh) * | 2014-03-14 | 2018-11-09 | 上海华虹宏力半导体制造有限公司 | 在金属电容上电极刻蚀制程中改善tddb性能的方法 |
| KR102253595B1 (ko) | 2015-01-06 | 2021-05-20 | 삼성전자주식회사 | 캐패시터를 포함하는 반도체 소자 및 그 제조방법 |
| JP6179569B2 (ja) * | 2015-08-20 | 2017-08-16 | カシオ計算機株式会社 | 画像処理装置、画像処理方法及びプログラム |
| US10732441B2 (en) * | 2018-01-10 | 2020-08-04 | Oregon State University | Nano-cavity modulator device and method of manufacture and use |
| CN108511425B (zh) * | 2018-06-06 | 2023-07-04 | 长鑫存储技术有限公司 | 集成电路电容器及其制造方法、半导体器件 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110024A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体装置及びその製造方法 |
| TW391022B (en) * | 1997-10-29 | 2000-05-21 | Mitsubishi Rayon Co | Field emission electron source, method of producing the same, and use of the same |
| US6297527B1 (en) * | 1999-05-12 | 2001-10-02 | Micron Technology, Inc. | Multilayer electrode for ferroelectric and high dielectric constant capacitors |
| KR20020039455A (ko) * | 2000-11-21 | 2002-05-27 | 박종섭 | 반도체소자의 커패시터 형성방법 |
| JP4186767B2 (ja) * | 2002-10-31 | 2008-11-26 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100493040B1 (ko) * | 2002-12-30 | 2005-06-07 | 삼성전자주식회사 | 반도체 소자의 커패시터 및 그 제조방법 |
| KR100522427B1 (ko) * | 2002-12-30 | 2005-10-20 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR20050028749A (ko) * | 2003-09-19 | 2005-03-23 | 삼성전자주식회사 | 다층 구조의 커패시터들 갖는 반도체 장치 |
| US7282757B2 (en) | 2003-10-20 | 2007-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor structure and method of manufacture |
| JP2005217189A (ja) | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| KR100680945B1 (ko) * | 2004-02-05 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 장치의 커패시터 및 이의 제조 방법 |
| KR100568516B1 (ko) * | 2004-02-24 | 2006-04-07 | 삼성전자주식회사 | 후처리 기술을 사용하여 아날로그 커패시터를 제조하는 방법 |
| US6875966B1 (en) * | 2004-03-15 | 2005-04-05 | Nexicor Llc | Portable induction heating tool for soldering pipes |
| KR100538096B1 (ko) * | 2004-03-16 | 2005-12-21 | 삼성전자주식회사 | 원자층 증착 방법을 이용하는 커패시터 형성 방법 |
| KR100585003B1 (ko) * | 2004-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 캐패시터 및 그 제조 방법 |
-
2005
- 2005-06-30 KR KR1020050058768A patent/KR100687904B1/ko not_active IP Right Cessation
- 2005-11-10 US US11/271,601 patent/US7387929B2/en not_active Expired - Fee Related
-
2008
- 2008-05-09 US US12/117,904 patent/US20080211003A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070004164A1 (en) | 2007-01-04 |
| US20080211003A1 (en) | 2008-09-04 |
| KR100687904B1 (ko) | 2007-02-27 |
| US7387929B2 (en) | 2008-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100687904B1 (ko) | 반도체소자의 캐패시터 및 그 제조방법 | |
| KR100604845B1 (ko) | 질소를 포함하는 씨앗층을 구비하는 금속-절연체-금속캐패시터 및 그 제조방법 | |
| KR20030035815A (ko) | 용량 소자 및 그 제조 방법과 반도체 장치의 제조 방법 | |
| KR100672935B1 (ko) | 금속-절연막-금속 커패시터 및 그 제조방법 | |
| KR100420120B1 (ko) | 강유전막 커패시터를 갖는 메모리 장치 형성 방법 | |
| KR100271715B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100321180B1 (ko) | 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 | |
| KR100335773B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20050019304A (ko) | 반도체 소자의 캐패시터 및 그 제조 방법 | |
| KR100585003B1 (ko) | 캐패시터 및 그 제조 방법 | |
| KR100395903B1 (ko) | 반도체장치의커패시터제조방법 | |
| KR100586540B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100792393B1 (ko) | 반도체소자의 제조방법 | |
| KR100865545B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| KR100235973B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20020051108A (ko) | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 | |
| KR20040059970A (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR20090114994A (ko) | 유전막 및 캐패시터의 제조방법 | |
| KR20030033250A (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR20090066931A (ko) | 캐패시터의 하부 전극 형성방법 | |
| KR20010058455A (ko) | Ｎ/ｏ 구조의 커패시터를 갖는 반도체소자의 제조방법 | |
| KR20050067571A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20060001123A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20010002095A (ko) | 확산방지막과 유전막의 접촉을 방지할 수 있는 반도체 메모리 소자 제조 방법 | |
| KR19990001005A (ko) | 반도체소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120127 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |